JP2002083555A

JP2002083555A - セルフアライメント型電子源デバイス

Info

Publication number: JP2002083555A
Application number: JP2001208963A
Authority: JP
Inventors: Si-Ty Lam; シ−タイ・ラム; Henryk Birecki; ヘンリック・ビレッキー; Huei-Pei Kuo; ヒュエイ−ペイ・コウ; Steven L Naberhuis; スティーブン・エル・ナバルイス
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 2000-07-17
Filing date: 2001-07-10
Publication date: 2002-03-22
Also published as: CN1334582A; EP1174899A2; HK1043433A1; EP1174899A3

Abstract

(57)【要約】【課題】細く集束した電子ヒ゛ームを放出する電子源テ゛ハ゛
イスを提供する。【解決手段】電子放出テ゛ハ゛イスのための新規の構造及び
材料を含むセルフアライメント型電子源テ゛ハ゛イス。該テ゛ハ゛イスは最新
の記憶システムで使用でき、誘電体層により分離されたエミッ
タ、抽出、及び集束電極を含む。該電極及び誘電体層を
通って延びてエミッタ電極で終端する単一のキャヒ゛ティが単一の
フォトリソク゛ラフ及びエッチンク゛フ゜ロセスで形成される。エミッタ電極上の
ヘ゛ースと該ヘ゛ース上に配置され一頂点で終端する円錐形の先
端部とを含む複合エミッタがキャヒ゛ティ内に形成される。ヘ゛ースは
チタン又はクロムを含む材料から作製できる。先端は耐熱性金
属又は電鋳可能な金属を含む様々な材料から作製でき
る。キャヒ゛ティ及び複合エミッタは互いにセルフアラインされる。誘電
体層はそのキャヒ゛ティに面する部分での電荷の蓄積を低減又
は排除するようエッチンク゛できる。絶縁及び機械強度強化層
及びフ゜ルハ゛ック層を含む複合層を使用して誘電体操を形成
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に、電子源デバ
イスを用いた電子ビームの生成に関し、特に、誘電体層
により互いに分離された抽出電極と集束電極とを含むキ
ャビティにより同軸をなすよう包囲された複合エミッタ
から電子ビームを生成するセルフアライメント型電子源
デバイスのための新規の構造及び新規の材料に関する。
なお、本明細書に記載の論文及び出版物は、それらに含
まれる情報に関して提示したものであるが、それらの情
報は、法定の「先行技術」であると認められるものでは
なく、かかる情報のいずれに関しても先発明主義を確立
する権利を有するものとする。

【０００２】

【従来の技術】当業界で周知のように、フラットパネル
ディスプレイの電子源としてSpindtエミッタアレイが利
用される。例えば、Spindtタイプのエミッタは、電界放
出ディスプレイ(FED:Field Emission Display)において
利用されるタイプのエミッタの１つである。FEDに類似
する技術として、テレビ及びコンピュータモニタのディ
スプレイとして利用される陰極線管(CRT)がある。FED
は、電子場(electron field)エミッタを組み込んだタイ
プのデバイスの１つである。一般に、FEDでは、複数のS
pindtエミッタがエミッタ電極に形成される。Spindtエ
ミッタは、その底部がエミッタ電極に接続され、その頂
部に鋭い先端(針状の尖端)を有する円錐形の陰極であ
る。円形のアパーチャを有する抽出電極が、前記先端に
近接して配置され、及びエミッタ電極に対して電気的に
バイアスされて、該先端からの電子放出が誘導される。
基本的には、抽出電極とSpindtエミッタの先端との間に
十分な電位差が加えられた際に、電子が量子力学的に前
記先端からトンネル効果で脱出する(tunnel out)。その
放出された電子は、Spindtエミッタの先端から約100μm
〜200μmだけ隔置された正バイアスされた陽極に向かっ
て加速される。FEDの陽極には、酸化インジウムスズ(IT
O)といった導電性材料でコーティングしたガラス基板を
用いるのが普通である。エミッタ電極と抽出電極との間
の電位は、ほぼ10V〜150Vのオーダーとすることが可能
であり、エミッタ電極と陽極との間の電圧電位は、ほぼ
数百V〜数千V又はそれ以上とすることが可能である。上
述の電子場エミッタを製造するのに適した様々な方法が
当業界で知られている。例えば、ある方法に関する一般
的な論考が、Spindt等による「Physical Properties of
Thin-Film Field Emission Cathodes with Molybdenum
Cones」（Journal of Applied Physics,Vol.47,No.1
2、1976年12月発行）に開示されている。更に、電子場
エミッタを製造するためのもう１つの方法が、Betsuiに
よる「Fabrication andCharacteristics of Si Field E
mitter Arrays」（Tech.Digest 4th Int.VacuumMicroel
ectronics Conf.,Nagahama,Japanのページ26、1991年発
行）に開示されている。

【０００３】Spindtタイプの電界エミッタ(field emitt
er)(以下電界エミッタと称す)は、フラットパネルディ
スプレイといった技術に適用されてきたが、従来の電界
エミッタの実施形態は、例えば高密度記憶技術といった
他の技術に適用される場合に、幾つかの欠点がある。

【０００４】典型的なFEDの場合、ディスプレイの各イ
メージピクセルは、共通のエミッタ電極に接続された個
々の電界エミッタのアレイ（通常は極めて大きなグルー
プ）によりサービスされる。各ピクセルは、該ピクセル
上に入射した電子ビームに応じて可視光を放出する働き
をする蛍光コーティングを含む。単一エミッタからの電
子ビームは該ピクセルの方向に発散する(拡散する)。し
かし、ピクセルの面積は、単一のエミッタからの電子ビ
ームの幅よりも大きい。従って、ピクセルから十分な強
度の光を生成するためにはエミッタアレイが必要にな
る。更に、エミッタアレイは、１つ又は２つ以上の電界
エミッタが機能しない場合にエミッタの冗長性を提供す
るものとなる。一方、高密度記憶技術は、記憶媒体のビ
ットサイズの小領域にデータを記憶し該小領域からデー
タを読み出すことが可能な狭く集束された電子ビームを
必要とする。その結果として、FEDに用いられるショッ
トガン(幅の広いビーム)アプローチは、高密度記憶用途
では望ましくないものとなる。電界エミッタ及びその高
密度記憶装置での利用に関する一般的な論考について
は、発行済みの米国特許第5,447,596号に見出すことが
できる。

【０００５】電子ビームの静電集束は当業界で周知の技
法である。例えば、負にバイアスされた集束電極を使用
して、電子ビームを１つのビーム軸に向かって静電的に
偏向させることが可能である。その結果、より細く集束
される電子ビームが得られる。静電集束のもう１つの例
は、電子ビームがたどる経路を同軸をなすように包囲す
る誘電体層の利用である。ビームの自然発散によってビ
ームを誘電体層に当て、これにより誘電体層内に負の静
電荷を誘導することが可能である。最終的に、該誘導さ
れた電荷はエミッタ電極の電位に達する。その結果とし
て、該静電荷が、ビームの幅をビームの軸に向かって内
方に収縮させることになる。最後に、もう１つのビーム
の集束方法として、エミッタアレイの両側に配置された
集束リッジの利用が挙げられる。該リッジは、エミッタ
の電圧に近いか又は等しい電位へとバイアスされる。該
リッジは、アレイからの電子ビームの軌道に静電気的な
影響を与えて、ターゲットピクセル中の蛍光体が放出さ
れた電子のほぼ全てと衝突するようにする。FEDにおけ
る電子ビームの平行化に関する一般的な論考について
は、発行済みの米国特許第5,070,282号、第5,235,244
号、及び第5,528,103号に見出すことができる。上述の
集束技法は、電子ビームを十分に細くすることにより、
該電子ビームが、所望の強度の光を生成するのに十分な
ビーム幅で、ターゲットピクセルにぶつかるようにする
ことを意図したものである。電子ビームは、これらの集
束技法により細くされるが、かかるビームは高密度記憶
用途に用いるにはあまりにも太すぎるものである。更
に、集束素子とエミッタのビーム軸との位置合わせ不良
に起因してビームに多少の偏向が生じるが、該偏向によ
りFEDの適正な動作が損なわれることはない。一方、高
密度記憶装置の場合には、記憶媒体に対して正確に方向
付けすることが可能な極めて細くて精確に位置合わせさ
れた電子ビームを用いることが望ましい。

【０００６】また、マイクロ電子機器製作技法を用い
て、電界エミッタに極めて鋭い先端を形成することによ
り、及び／又は電界エミッタ全体に若しくは電界エミッ
タの先端のみに低仕事関数の材料を利用することによ
り、エミッタの先端からの電子放出を誘導するのに必要
な電圧電位を低下させることが、当業界で周知である。
用途によっては、電界エミッタに用いられる材料の仕事
関数は、約0.3eV〜約6.0eVの範囲にわたる可能性があ
る。1.0eV未満の仕事関数は、例えば、様々なタイプの
カーボンコーティングのような材料を用いることにより
得ることが可能である。FED電界エミッタ材料及びその
仕事関数に関する一般的な論考については、発行済みの
米国特許第5,702,281号に見出すことが可能である。FED
は、携帯用ディスプレイ用途に利用することが可能なも
のであるため、低仕事関数の材料を用いて電極間のバイ
アス電圧を低下させることにより電力消費を低減させる
ことが望ましい。しかし、低仕事関数の材料の欠点の１
つは、ディスプレイの製造に利用されるマイクロ電子機
器製作技法がエミッタ材料の仕事関数に変動を生じさせ
得るものである、ということである。通常、仕事関数
は、その既知の値から一層高い値へと増大する。その結
果として、仕事関数が、エミッタ間で変動して、FEDの
エミッタ間で電子ビーム電流が変動することになる可能
性がある。

【０００７】

【発明が解決しようとする課題】従って、本発明の目的
は、均一な円錐形状と極めて鋭い先端部とを有するエミ
ッタ構造を含み、デバイスのマイクロ電子機器製作中に
変化することのない仕事関数を有する複数の材料の組み
合わせからなるエミッタを有し、該エミッタがデバイス
の電極とセルフアライメントされる、単一の細く集束さ
れた電子ビームを放出するよう構成された電子源デバイ
スを提供することにある。

【０００８】

【課題を解決するための手段】本発明は、電子源デバイ
スの設計の改良に関するものである。特に、本発明は、
電子源デバイスのエミッタに用いる材料及び構造の改良
を含むものである。

【０００９】電子ビームの集束に関する上述の欠点は、
エミッタの頂点とセルフアライメントされるキャビティ
を設けて、電子源デバイスの電極が、エミッタのビーム
軸と同軸にアライメントされるようにすることにより対
処される。エミッタの不安定な仕事関数に関する問題
は、安定した仕事関数をもたらす材料の新規の組み合わ
せを利用することにより対処される。エミッタの均一な
円錐形状及び鋭い先端部については、複合材料を用いて
エミッタを形成することにより対処される。

【００１０】本発明は、電子ビームを生成するセルフア
ライメント型電子源デバイスで広範に実施される。該デ
バイスは、エミッタ電極が上部に形成される第１の誘電
体層を含む。該エミッタ電極上に第２の誘電体層が形成
され、次いで該第２の誘電体層上に抽出電極が形成され
る。次いで該抽出電極上に第３の誘電体層が形成され、
該第３の誘電体層上に集束電極が形成される。単一のフ
ォトリソグラフステップ及びそれに次ぐ単一のエッチン
グステップにより、キャビティが形成される。該キャビ
ティは、集束電極、第３の誘電体層、抽出電極、及び第
２の誘電体層を通って延びる。キャビティはエミッタ電
極で終端する。最後に、エミッタ電極上に複合エミッタ
が形成される。該複合エミッタは、エミッタ電極上に形
成されたベースと、該ベース上に形成されたほぼ円錐形
の先端部とを含む。該先端部は、頂点で終端して鋭い尖
端を形成する。キャビティは、複合エミッタの周囲で対
称的に配置され、及び前記先端部の頂点と同軸に位置合
わせされて、該キャビティが該先端部の頂点を通るビー
ム軸をほぼ中心とすると共に該キャビティと該複合エミ
ッタとが互いに対してほぼセルフアライメントされ、そ
の結果として、複合エミッタのビーム軸に対して対称を
なす静電レンズアセンブリ(抽出電極及び集束電極を含
む)が得られることになる。

【００１１】デバイスの電極間に特定用途向けのバイア
ス電圧を印加することにより、先端部の頂点に近接して
位置する電子を抽出電極により抽出して集束電極により
一層細い電子ビームへと集束させることが可能になる。
該電子ビームは、超高密度記憶装置を含む最新のデータ
記憶装置に対してデータの読み書きを行うために用いる
ことが可能なものとなる。

【００１２】以下で詳述する本発明の実施形態では、複
合エミッタの先端部は、耐熱性金属、合金、シリコン合
金、電鋳可能(electroformable)金属、炭化物、又は窒
化物を含む、様々な導電材料から作製することが可能で
ある。

【００１３】本発明の一実施形態では、第１の誘電体層
が基板上に形成される。

【００１４】本発明のもう１つの実施形態では、接着層
上に形成された細粒(fine-grained)アモルファス層を含
む導電性複合材料から、電極の任意の１つを作製するこ
とが可能である。

【００１５】本発明の一実施形態では、エミッタ電極
は、ヘビードープした半導体材料から作製される。

【００１６】本発明の別の実施形態では、複合エミッタ
のベースが、チタン、クロム、または、ドープしたシリ
コンから作製される。

【００１７】本発明の一実施形態では、第２及び第３の
誘電体層の任意の１つが、エッチストップ誘電体層と、
該エッチストップ誘電体層上に形成されたプルバック誘
電体層とを含む。該プルバック誘電体層は、誘電体層の
キャビティに面した部分における電荷の蓄積を減少させ
る働きをするプルバック表面輪郭(profile)を含む。

【００１８】本発明の別の実施形態では、先端部が電鋳
可能な金属から作製され、該先端部の頂点が原子的に(a
tomically)鋭い尖端を形成するようになっている。

【００１９】本発明の他の態様及び利点については、本
発明の原理を例示した図面に関連して行う以下の詳細な
説明から明らかとなろう。

【００２０】

【発明の実施の形態】以下の詳細な説明及び幾つかの図
面において、同様の構成要素は同様の符号により識別さ
れる。

【００２１】例証のため図示するように、本発明は、エ
ミッタ電極が上部に形成された第１の誘電体層、該エミ
ッタ電極上に形成された第２の誘電体層、該第２の誘電
体層上に形成された抽出電極、該抽出電極上に形成され
た第３の誘電体層、及び該第３の誘電体層上に形成され
た集束電極を含む、セルフアライメント型電子源デバイ
スにおいて実施される。電子源デバイスには、集束電
極、第２の誘電体層、抽出電極、及び第２の誘電体層を
通って延びてエミッタ電極で終端するキャビティが形成
される。該キャビティ内には複合エミッタが形成され、
該複合エミッタは、エミッタ電極上に形成されたベース
と、該ベース上に形成されて頂点で終端するほぼ円錐形
の先端部とを含む。該キャビティは、複合エミッタをほ
ぼ中心とし、及び頂点を通るビーム軸と同軸をなすよう
に位置合わせされ、該複合エミッタと該キャビティとが
互いに実質的にセルフアライメントされるようになって
いる。抽出電極及び集束電極が静電レンズアセンブリを
形成し、該静電レンズアセンブリが、複合エミッタの先
端部から電子を抽出し、該電子を複合エミッタのビーム
軸に沿って細いビームへと集束させるようになってい
る。

【００２２】キャビティは、単一のリソグラフステップ
及び単一のドライエッチングステップにより形成され、
これにより、製造の複雑性及びコストを増大させ製造歩
留まりを低下させる欠陥または汚染を導入する可能性の
ある複数のパターン形成及びエッチングステップが排除
される。更に、後続する複合エミッタのベース及び先端
部に関する後続の材料の堆積を行う結果として、キャビ
ティ−エミッタ間のセルフアライメントが達成されるこ
とになる。

【００２３】複合エミッタ（特に先端部）は、デバイス
の製作中に変化することのない安定した仕事関数が生じ
るよう選択した材料から作製することが可能である。更
に、ベース及び先端部は、その頂点に鋭い尖端を有する
滑らかな円錐形の先端部が得られるように選択すること
が可能な異なる材料から作製される。

【００２４】図１において、セルフアライメント型電子
源デバイス10は、第１の誘電体層11を含む。第１の誘電
体層11上に導電性エミッタ電極13が形成されている。該
エミッタ電極13上には第２の誘電体層15が形成されてい
る。該第２の誘電体層15上には抽出電極17が形成されて
いる。該抽出電極17上には第３の誘電体層19が形成され
ている。該第３の誘電体層19上には集束電極21が形成さ
れている。キャビティ23は、エミッタ電極13を除き上述
の電極及び誘電体層の全てを貫くエッチングを施すこと
により形成されており、エミッタ電極13で終端するよう
になっている。キャビティ23の形成後、キャビティ23内
に複合エミッタ1が形成される。複合エミッタ1は、エミ
ッタ電極13上に形成されたベース3と該ベース3上に形成
されたほぼ円錐形の先端部5とを含む。該先端部5は頂点
Vで終端する。該先端部5は、頂点Vに鋭い尖端を有する
ことが望ましい。該頂点Vの鋭い尖端は、頂点Vにおける
電界強度を増大させ、その結果として該先端部5からの
電子放出が増大する。

【００２５】キャビティ23は、矢印S1,S2で示すように
複合エミッタ1を対称的に包囲し(すなわちキャビティ23
が複合エミッタ1をその中心とし)、及び頂点Vを通るビ
ーム軸B(破線の矢印で示す)と同軸をなすように位置合
わせされて、キャビティ23及び複合エミッタ1が互いに
実質的にセルフアライメントされるようになっている。
キャビティ23は、ほぼ円筒形状を有するようにほぼ垂直
な側壁表面47を有することが可能である。

【００２６】セルフアライメント型電子源デバイス10
は、キャビティ23が部分真空下にあるように部分真空(p
artial vacumm)を有するエンクロージャ（図示せず）内
に取り付けることが可能である。一般に、キャビティ23
は、少なくとも10−5トル又はそれ以下の部分真空下に
ある。

【００２７】キャビティ23と複合エミッタ1とのセルフ
アライメント関係の利点の１つは、抽出電極17により頂
点Vから抽出された電子（図示せず）が、集束電極21に
より集束されて、ほぼビーム軸Bに沿った集束電子ビー
ム（図示せず）になるという点である。基本的に、集束
電極21は電子ビームの断面の幅を狭めるものとなる。電
子は、集束電極に対向して配置された記憶媒体（図示せ
ず）の所定のターゲット位置に衝突することが可能にな
る。例えば、電子ビームを用いて、記憶媒体に情報を記
憶させ、及び該情報にアクセスすることが可能である。
先端部5の頂点Vと記憶媒体との距離、及びターゲット位
置における電子ビームの幅は、特定用途に固有のものと
なる。

【００２８】キャビティ23は、単一のフォトリソグラフ
ステップ及び単一のドライエッチングステップにより形
成することが可能である。例えば、半導体業界で一般的
な反応性イオンエッチング(RIE)を用いてキャビティ23
を形成することが可能である。

【００２９】本発明の一実施形態では、第１の誘電体層
11を基板25上に形成することが可能である。基板25は半
導体基板とすることが可能である。例えば、基板25はシ
リコンとすることが可能である。基板25に半導体を用い
る利点の１つは、該基板25に複合エミッタ1にアドレス
するための能動回路を形成することができるという点に
ある。基板25に適した他の材料にはガラス及び石英があ
る。

【００３０】図２に例示する本発明のもう１つの実施形
態では、先端部5の頂点Vは、抽出電極17の上部表面31と
下部表面33(両方とも破線で示す)との中間に配置されて
いる。該頂点Vは、上部表面31の上方または下部表面33
の下方に配置することが可能であるが、望ましい実施形
態では、抽出電極17の上部表面31と下部表面33との中間
に頂点Vを配置することにより、先端部5から最も効率よ
く電子が抽出されることになる。

【００３１】複合エミッタ1のベース3は、図１に示すほ
ぼ円筒の形状を有する必要はない。ベース3は、図２に
例示するように、弧形状または円錐形状を有することが
可能である。ベース3の実際の形状は、ベース3用に選択
される材料、及びベース3の形成に用いられる堆積プロ
セスによって決まることになる。

【００３２】当業界で周知の従来の半導体集積回路製作
プロセスを用いてデバイス10を製作することが可能であ
る。例えば、従来のフォトリソグラフ及びエッチング技
法を用いてキャビティ23を形成することが可能である。
キャビティ23は、例えば、RIEを用いてエッチングを施
すことが可能である。誘電体層及び電極は、従来の薄膜
堆積技法を用いて形成することが可能である。複合エミ
ッタ1は、蒸着技法を用いてベース3及び先端部5を堆積
させることにより形成することが可能である。

【００３３】複合エミッタ1のベース3の材料には、チタ
ン(Ti)、クロム(Cr)、ニオブ(Nb)、及び、ドープしたシ
リコン(Si)のような抵抗材料が含まれる。

【００３４】本発明の一実施形態では、複合エミッタ1
の先端部5は、耐熱性金属から作製することが可能であ
る。先端部5の耐熱性金属には、それに制限するわけで
はないが、下記表１に示すものが含まれる。

【００３５】

【表１】

【００３６】本発明のもう１つの実施形態では、複合エ
ミッタ1の先端部5は、合金またはシリコン合金から作製
することが可能である。先端部5の合金には、それに制
限するわけではないが、下記の表２にリストアップされ
た合金が含まれる。

【００３７】

【表２】

【００３８】図１２は、先端部5のための合金の行列を
例示したものであり、表２の金属及びシリコン合金が含
まれている。図１２の場合、先端部5に適した合金が、
行と列の交差部のチェック印により表示されている。列
番号は、図１２の矢印Ｃにより示すように左から右に増
し、行番号は、矢印Ｒにより示すように上部から下部に
増す。例えば、第10行のシリコン(Si)を第５列のジルコ
ニウム(Zr)と組み合わせて先端部5のためのシリコンジ
ルコニウム(SiZr)合金を得ることが可能である。同様
に、第７行のタングステン(W)と第８列のクロム(Cr)と
を組み合わせてタングステンクロム(WCr)合金を得るこ
とも可能である。図１２から分かるように、先端部5の
合金には上記表１に列挙した耐熱性金属が含まれる。従
って、合金は、図１２に列挙した任意の異なる２つの材
料(シリコン(Si)を除く)から作製することが可能であ
る。更に、図１２に列挙した任意の異なる２つの材料か
らシリコン合金を作製することが可能である。

【００３９】図１２の合金から先端部5を形成するため
の方法の１つは、同時蒸着(coevaporation)プロセスを
利用することである。例えば、第10行と第列１との交差
部のチェック印により示されるシリコンチタン(SiTi)合
金を形成するために、シリコン(Si)の出発材料(source)
とチタン(Ti)の出発材料との同時蒸着により先端部5を
形成することが可能である。一方、シリコン(Si)及びチ
タン(Ti)の両方からなる出発材料を蒸着して先端部5を
形成することが可能である。

【００４０】図３に例示する本発明の一実施形態では、
複合エミッタ1の先端部5は、電鋳可能な金属から作製さ
れる。先端部5の低温電鋳プロセスは、当業界で周知の
ところである。例えば、先端部5は、まずベース3上に先
端部5の材料を堆積させることにより電鋳が可能にな
る。次いで先端部5に用いられる金属の融点の約半分の
温度まで、デバイス10を加熱する。先端部5から電子を
抽出するのに必要な電界強度より低い電界強度で、抽出
電極17に抽出電界を印加する。先端部5に用いられる材
料が抽出電界の力により流動し始める。その結果とし
て、先端部5の頂点Vに原子的に鋭い尖端が得られる。

【００４１】電鋳可能な金属に適した材料には、それに
制限するわけではないが、下記の表３に列挙する材料が
含まれる。

【００４２】

【表３】

【００４３】本発明の別の実施形態では、複合エミッタ
1の先端部5は、炭化物(C)から作製することが可能であ
る。先端部5の炭化物(C)には、それに制限するわけでは
ないが、下記の表４に示す導電性炭化物が含まれる。

【００４４】

【表４】

【００４５】本発明の別の実施形態では、複合エミッタ
1の先端部5は、窒化物(N)から作製することが可能であ
る。先端部5の窒化物(C)には、それに制限するわけでは
ないが、下記の表５に示す導電性窒化物が含まれる。

【００４６】

【表５】

【００４７】第１の誘電体層11、第２の誘電体層15、及
び第３の誘電体層19は、それに制限するわけではない
が、酸化珪素、窒化珪素、炭化珪素、炭化珪素上の酸化
珪素、及び窒化珪素上の酸化珪素を含む誘電体材料から
作製することが可能である。

【００４８】エミッタ電極13、抽出電極17、及び集束電
極21は、それに制限するわけではないが、アルミニウム
(Al)、タングステン(W)、金(Au)、プラチナ(Pt)、銅(C
u)、クロム(Cr)、チタン(Ti)、タンタル(Ta)、タンタル
アルミニウム(TaAl)、窒化チタン(TiN)、窒化タングス
テン(WN)、窒化タンタル(TaN)、窒化タンタルタングス
テン(TaWN)、炭化チタン(TiC)、炭化アルミニウム(Al
C)、炭化タンタル(TaC)、及び、炭化タングステン(WC)
から作製することが可能である。

【００４９】本発明の一実施形態では、エミッタ電極13
は、ヘビードープした半導体を含む導電性材料から作製
される。ヘビードープした半導体はシリコン(Si)とする
ことが可能である。

【００５０】図４に例示する本発明の別の実施形態で
は、キャビティ23の少なくとも一部が、集束電極21に向
かう方向に負の傾斜41を有している(すなわちキャビテ
ィが集束電極21の方向に狭まっている)。該負の傾斜41
は、キャビティ23に面する第２の誘電体層15及び第３の
誘電体層19の表面に対する電荷の蓄積を低減させる働き
をする。

【００５１】図５に例示する本発明の一実施形態では、
第２の誘電体層15及び／又は第３の誘電体層19は、プル
バック表面輪郭40を有するキャビティに面した部分43,4
5をそれぞれ含み、該プルバック表面輪郭40は、キャビ
ティに面する部分43,45を、該キャビティ23のボアから
離れて位置決めすることにより、それらの部分43,45に
対する電荷の蓄積を低減させる働きをする。エミッタ電
極13及び抽出電極17は、矢印49で示すように、第２の誘
電体層15及び／または第３の誘電体層19に対するエッチ
ストップの働きをする。

【００５２】プルバック表面輪郭40は、図５に例示する
ように弧形状にすることもできるし、あるいは、傾斜し
た形状（図示せず）とすることも可能である。キャビテ
ィ23は、図５に例示するようにほぼ垂直な側壁表面47を
有することも可能であり、あるいは、図６に例示し図４
に関連して上述したように負の傾斜41を有することも可
能である。キャビティ23は、集束電極21に向かう方向に
正の傾斜（図示せず）を有することも可能である。プル
バック表面輪郭40に関する他の形状も可能であり、プル
バック表面輪郭40の形状は、利用されるエッチングプロ
セスによって決まることになる。

【００５３】図７に例示する本発明の別の実施形態で
は、第２の誘電体層15及び第３の誘電体層19は、窒化珪
素(SiN)または炭化珪素(SiC)の絶縁及び機械強度強化層
15a,19aと、該絶縁及び機械強度強化層15a,19a上に形成
された酸化珪素(SiO2)のプルバック誘電体層15b,19bと
をそれぞれ含むことが可能である。

【００５４】絶縁及び機械強度強化層15a,19aにより、
デバイス10の高電圧動作における絶縁破壊に対する耐性
が強化される。更に、絶縁及び機械強度強化層15a,19a
により、エミッタ電極13及び抽出電極17を形成する隣接
する金属層が機械的に強化される。

【００５５】プルバック誘電体層15b,19bは、図８に例
示するプルバック表面輪郭40を含むことが可能である。
該プルバック誘電体層15b,19bの厚さは、約100ナノメー
トル〜約2000ナノメートルとすることが可能である。エ
ッチストップ誘電体層15a,19aは、約50ナノメートル〜
約200ナノメートルの厚さを有することが可能である。
プルバック表面輪郭40は、図８に例示するような弧形状
とすることが可能であり、あるいは傾斜形状にすること
も可能である。例えば、弧形状または傾斜形状は、集束
電極21の方向に正または負の傾斜を有することが可能で
ある。プルバック表面輪郭40に関する他の形状も可能で
あり、プルバック表面輪郭40の形状は、利用されるエッ
チングプロセスによって決まることになる。

【００５６】図９に例示する本発明の一実施形態では、
エミッタ電極13、抽出電極17、及び集束電極21は、接着
層13a,17a,21a上にそれぞれ形成された細粒アモルファ
ス層13b,17b,21bを含む導電性複合材料からそれぞれ作
製することが可能である。細粒アモルファス層13b,17b,
21bは、細粒構造、すなわち金属ガラスのようなアモル
ファス構造の金属とすることが可能である。特に、エミ
ッタ電極13に細粒またはアモルファス層を利用すること
により、望ましい結晶配向のない細粒またはアモルファ
ス層13b上にベース3を堆積させることが可能となる。そ
の結果として、先端部5を成長させることが可能な平滑
な表面が得られる。ベース3の平滑な表面により、先端
部5は、頂点Vの鋭い尖端で終端する、平滑で均一で対称
性を有する円錐形状をなすよう成長することが可能にな
る。

【００５７】細粒アモルファス層13b,17b,21bの材料に
は、それに制限するわけではないが、接着層13a,17a,21
aの材料であるチタン(Ti)、アルミニウム(Al)、タンタ
ル(Ta)、タングステン(W)、及びクロム(Cr)の任意の１
つの上部に位置する窒化チタン(TiN)、窒化タンタル(Ta
N)、及び窒化タングステン(WN)が含まれる。

【００５８】図２に例示する本発明の別の実施形態で
は、第１の誘電体層11、第２の誘電体層15、及び第３の
誘電体層19の任意の１つの電極接触表面22を平坦化させ
てほぼフラットな表面を形成することが可能である。化
学機械的研磨(CMP)等の平坦化プロセスを利用して、誘
電体層を平坦化させることが可能である。該平坦化の結
果として、電極を堆積させる平滑でフラットな表面が得
られる。

【００５９】本発明の一実施形態では、エミッタ電極1
3、抽出電極17、及び集束電極21の厚さは、約50ナノメ
ートル〜約200ナノメートルである。

【００６０】図１０に例示する本発明の別の実施形態で
は、第２の誘電体層15の厚さは、先端部5の頂点Vにおけ
る複合エミッタ1の高さHにほぼ等しい。

【００６１】図１０に例示する本発明の一実施形態で
は、キャビティ23は、集束電極21における直径Wが、先
端部5の頂点Vにおける複合エミッタ1の高さHにほぼ等し
い。

【００６２】第２の誘電体層15の厚さ及びキャビティ23
の直径Wは、デバイス10の特定用途に合わせたパラメー
タによって決まり、デバイス10の製作に用いられるフォ
トリソグラフステップ、堆積ステップ、及びエッチング
ステップを通して制御することが可能である。

【００６３】図１１はアレイ20の平面図を示している。
該アレイ20においては、デバイス10が４回複製されてい
る(10a,10b,10c,10d)。しかし、図１１は、図示のよう
に配列することが可能なデバイス10の数を制限するもの
と解釈すべきではない。例えば、アレイ20は、それに制
限するわけではないが、10＊10アレイをなすデバイス10
を含むことが可能である。アレイ20は、行R_n,R_n+1をな
すように配列された２つのエミッタ電極13と２つの列
C_n,C_n+1をなすように配列された２つの抽出電極17とを
含む。２つの行と２つの列だけしか例示していないが、
アレイ20は、任意の組み合わせの行及び列を含むことが
可能である。１つ又は２つ以上のデバイス10を駆動する
ためにエミッタ電極13及び抽出電極17に適当なバイアス
電圧を印加することが可能である。例えば、デバイス10
bを起動して、電子（図示せず）がその複合エミッタ1か
ら抽出されるようにするために、行R_nのエミッタ電極13
を列C_n+1の抽出電極17に対して低い電圧に接続して、先
端部5の頂点Vから量子力学的トンネル効果で放出される
よう電子を誘導する抽出電界を生成することが可能であ
る。例えば、行R_nのエミッタ電極13を電源のGND端子
（図示せず）に接続し、列C_n+1の抽出電極17を電源の正
端子（図示せず）に接続することが可能である。集束電
極は、GND端子または他の何らかの負の電圧源に接続す
ることが可能である。図１１では、複合エミッタ1及び
エミッタ電極13の一部が、集束電極21のキャビティ23を
介して見えている。図１１には、複合エミッタ1とキャ
ビティ23の対称性も示されている。

【００６４】更に、図１１は、電極13,17,21の実施に用
いられる様々な金属層間の関係を示している。例えば、
エミッタ電極13は、金属層１m1で実施することが可能で
あり、抽出電極17は、金属層２m2で実施することが可能
であり、集束電極21は、金属層３m3により実施すること
が可能である。金属層の数は、デバイス10の製作に用い
られる半導体プロセス及び該プロセスのレイアウト設計
ルールによって決まることになる。

【００６５】更に、デバイス10a,10b,10c,10dは、電界
効果トランジスタ(FET)等の能動スイッチング素子（図
示せず）に個々に接続された(すなわち電気的に連絡し
た)電極をそれぞれ備えることが可能であり、該FETのそ
れぞれのゲートノードをディジタル論理ゲートを用いて
制御することにより、アレイ20のデバイスを「オン」
(電子放出)または「オフ」(非電子放出)にすることが可
能である。FETは、例えば、金属酸化物半導体電界効果
トランジスタ(MOSFET)とすることが可能である。

【００６６】例えば、デバイス10bは、そのエミッタ電
極13をFETのドレインノード上に直接形成することが可
能である。FETのゲートノードは、該FETを「オン」又は
「オフ」にするよう構成されたディジタル信号源に接続
することが可能である。FETのソースノードは、電源のG
NDノードに接続することが可能である。FETのゲートノ
ードにおける適当なディジタル信号を利用して、デバイ
ス10bを「オン」または「オフ」にすることが可能であ
る。デバイス10bが「オン」の場合、エミッタ電極13は
実質的にGNDとなる。デバイス10bのエミッタ1からの電
子の放出は、該エミッタ1の先端部5から量子力学的にト
ンネル効果で電子を放出させるようエミッタ電極13に対
して正電位に抽出電極17をバイアスすることにより、開
始させることが可能である。FETのドレインノードは、
例えばタングステン(W)プラグを用いてエミッタ電極に
接続することが可能である。逆に、電極13は、FETのソ
ースノード上に直接形成することが可能であり、FETの
ドレインノードは、電源のGNDノードに接続することが
可能である。

【００６７】本発明の幾つかの実施形態について開示し
てきたが、本発明は、こうして解説され例示された部分
の特定の形態または構成に制限されるものではない。本
発明は、請求項による制限しか受けない。１．セルフアライメント型電子源デバイスであって、第
１の誘電体層と、該第１の誘電体層上に形成されたエミ
ッタ電極と、該エミッタ電極上に形成されたベースと該
ベースに形成されて頂点で終端するほぼ円錐状の先端部
とを含む複合エミッタと、前記エミッタ電極上に形成さ
れた第２の誘電体層と、該第２の誘電体層上に形成され
た抽出電極と、該抽出電極上に形成された第３の誘電体
層と、該第３の誘電体層上に形成された集束電極とを備
えており、前記集束電極及び抽出電極と前記第２及び第
３の誘電体層とが、前記集束電極から延びて前記エミッ
タ電極で終端するキャビティを含み、該キャビティが、
前記複合エミッタを対称的に包囲し、及び前記先端部の
頂点と同軸をなすように位置合わせされており、該キャ
ビティと前記複合エミッタとが互いに実質的にセルフア
ライメントされている、セルフアライメント型電子源デ
バイス。２．前記先端部の頂点が、前記抽出電極の上部表面と下
部表面との中間に位置して前記上部表面を越えることが
ない、前項１に記載のデバイス。３．前記複合エミッタの先端部が耐熱性金属からなる、
前項１に記載のデバイス。４．前記耐熱性金属が、モリブデン、ニオブ、ハフニウ
ム、ジルコニウム、タンタル、タングステン、及びバナ
ジウムからなるグループから選択された１つの材料であ
る、前項３に記載のデバイス。５．前記複合エミッタの先端部が合金からなる、前項１
に記載のデバイス。６．前記合金が、チタン、モリブデン、ニオブ、ハフニ
ウム、ジルコニウム、バナジウム、タングステン、クロ
ム、及びタンタルからなるグループから選択された何れ
か２つの異なる物質の組み合わせからなる、前項５に記
載のデバイス。７．前記複合エミッタの前記先端部が電鋳可能な金属か
らなり、前記頂点が原子的に鋭い尖端を形成する、前項
１に記載のデバイス。８．前記電鋳可能な金属が、スズ、スズ合金、インジウ
ム、インジウム合金、マグネシウム、及びマグネシウム
合金からなるグループから選択された１つの材料であ
る、前項７に記載のデバイス。９．前記複合エミッタの先端部が炭化物からなる、前項
１に記載のデバイス。 10．前記炭化物が、炭化珪素、炭化チタン、炭化タング
ステン、炭化タンタル、炭化ニオブ、炭化ハフニウム、
炭化ジルコニウム、及び炭化モリブデンからなるグルー
プから選択された１つの導電性炭化物である、前項９に
記載のデバイス。 11．前記複合エミッタの先端部が窒化物からなる、前項
１に記載のデバイス。 12．前記窒化物が、窒化珪素、窒化チタン、窒化タング
ステン、窒化タンタル、窒化ハフニウム、窒化ニオブ、
窒化ジルコニウム、及び窒化モリブデンからなるグルー
プから選択された１つの導電性窒化物である、前項11に
記載のデバイス。 13．前記複合エミッタのベースが、チタン、クロム、ニ
オブ、及びドープしたシリコンからなるグループから選
択された１つの材料である、前項１に記載のデバイス。 14．前記誘電体層の何れか１つが、酸化珪素、窒化珪
素、炭化珪素、炭化珪素上の酸化珪素、及び窒化珪素上
の酸化珪素からなるグループから選択された１つの誘電
体材料からなる、前項１に記載のデバイス。 15．前記電極の何れか１つが、アルミニウム、タングス
テン、金、プラチナ、銅、クロム、チタン、タンタル、
タンタルアルミニウム、窒化チタン、窒化タングステ
ン、窒化タンタル、タンタル、窒化タングステン、炭化
チタン、炭化タンタル、炭化タングステン、及び炭化ア
ルミニウムからなるグループから選択された１つの導電
性材料からなる、前項１に記載のデバイス。 16．前記電極の何れか１つが、接着層上に形成された細
粒アモルファス層を含む導電性複合材料からなり、該細
粒アモルファス層が、窒化チタン、窒化タンタル、及び
窒化タングステンからなるグループから選択された１つ
の材料からなり、前記接着層が、チタン、アルミニウ
ム、タンタル、タングステン、及びクロムからなるグル
ープから選択された１つの材料からなる、前項１に記載
のデバイス。 17．前記エミッタ電極が、ヘビードープした半導体を含
む導電性材料からなる、前項１に記載のデバイス。 18．前記ヘビードープした半導体がシリコンである、前
項17に記載のデバイス。 19．前記第２及び第３の誘電体層の何れか１つが、プル
バック表面輪郭を有する前記キャビティに面した部分を
含み、該プルバック表面輪郭が、該キャビティに面した
部分に対する電荷の蓄積を減少させる働きをする、前項
１に記載のデバイス。 20．前記プルバック表面輪郭が、傾斜形状及び弧状形状
からなるグループから選択された１つの形状である、前
項19に記載のデバイス。 21．前記第２及び第３の誘電体層の何れか１つが、絶縁
及び機械強度強化層と該絶縁及び機械強度強化層上に形
成された酸化珪素のプルバック誘電体層とを含み、該プ
ルバック誘電体層が前記プルバック表面輪郭を含み、前
記絶縁及び機械強度強化層が、窒化珪素及び炭化珪素か
らなるグループから選択された材料からなる、前項19に
記載のデバイス。 22．前記絶縁及び機械強度強化層が、約50ナノメートル
〜約200ナノメートルの厚さを有し、前記プルバック誘
電体層が、約100ナノメートル〜約2000ナノメートルの
厚さを有する、前項21に記載のデバイス。 23．前記プルバックした表面輪郭が、傾斜形状及び弧状
形状からなるグループから選択された形状である、前項
21に記載のデバイス。 24．前記キャビティの前記集束電極における直径が、前
記先端部の前記頂点における前記複合エミッタの高さと
ほぼ等しい、前項１に記載のデバイス。 25．前記第２の誘電体層が、前記先端部の前記頂点にお
ける前記複合エミッタの高さとほぼ等しい厚さを有して
いる、前項１に記載のデバイス。 26．前記電極の何れか１つが、約50ナノメートル〜約20
0ナノメートルの厚さを有している、前項１に記載のデ
バイス。 27．前記キャビティの少なくとも一部が、前記集束電極
に向かう方向に負の傾斜を有している、前項１に記載の
デバイス。 28．前記誘電体層の何れか１つの電極に当接する表面
が、ほぼフラットな表面を形成するよう平坦化されてい
る、前項１に記載のデバイス。 29．前記第１の誘電体層が基板上に形成される、前項１
に記載のデバイス。 30．前記基板が、半導体、シリコン、ガラス、及び石英
からなるグループから選択された１つの材料である、前
項29に記載のデバイス。 31．前記複合エミッタの前記先端部がシリコン合金から
なる、前項１に記載のデバイス。 32．前記シリコン合金が、シリコンと、チタン、モリブ
デン、ニオブ、ハフニウム、ジルコニウム、バナジウ
ム、タングステン、クロム、及びタンタルからなるグル
ープから選択された１つの材料との組み合わせである、
前項31に記載のデバイス。 33．前記エミッタ電極が、ドレインノード及びソースノ
ードからなるグループから選択された電界効果トランジ
スタの１つのノード上に直接形成される、前項１に記載
のデバイス。

【図面の簡単な説明】

【図１】本発明によるセルフアライメント型電子放出デ
バイスを示す断面図である。

【図２】本発明による抽出電極の上部表面及び下部表面
に対する頂点の位置を例示した断面図である。

【図３】本発明による電鋳先端部の原子的に鋭い頂点を
例示した断面図である。

【図４】本発明による集束電極の方向に負の傾斜を有す
るキャビティを例示したデバイスの断面図である。

【図５及び６】本発明によるプルバック表面輪郭を有す
る誘電体層を例示した断面図である。

【図７】本発明によるエッチストップ誘電体層及びプル
バック誘電体層を有する第２及び第３の誘電体層を例示
した断面図である。

【図８】図７の誘電体層にエッチングされたプルバック
表面輪郭を例示した断面図である。

【図９】本発明による導電性複合材料から作製された電
極を例示した断面図である。

【図１０】本発明による複合エミッタの高さと集束電極
におけるキャビティの直径及び第２の誘電体層の高さと
の関係を例示した断面図である。

【図１１】本発明による個別にまたはグループとして使
用可能になるように電気的に構成されたセルフアライメ
ント型電子放出デバイスアレイの平面図である。

【図１２】本発明による先端部の合金及びシリコン合金
を例示した表である。

【符号の説明】

1 複合エミッタ 3 ベース 5 先端部 10 セルフアライメント型電子源デバイス 11 第１の誘電体層 13 導電性エミッタ電極 15 第２の誘電体層 17 抽出電極 19 第３の誘電体層 21 集束電極 23 キャビティ V 頂点

───────────────────────────────────────────────────── フロントページの続き (72)発明者ヘンリック・ビレッキーアメリカ合衆国カリフォルニア州94303, パロアルト，ロス・ロード・3001 (72)発明者ヒュエイ−ペイ・コウアメリカ合衆国カリフォルニア州95014, クパチーノ，オールド・タウン・コート・ 924 (72)発明者スティーブン・エル・ナバルイスアメリカ合衆国カリフォルニア州94536, フレモント，ブレア・プレイス・35923 Ｆターム(参考） 5C031 DD17 5C036 EE03 EF01 EF06 EF09 EG12 EH10

Claims

【特許請求の範囲】

【請求項１】セルフアライメント型電子源デバイスであ
って、第１の誘電体層と、該第１の誘電体層上に形成されたエミッタ電極と、該エミッタ電極上に形成されたベースと該ベースに形成
されて頂点で終端するほぼ円錐状の先端部とを含む複合
エミッタと、前記エミッタ電極上に形成された第２の誘電体層と、該第２の誘電体層上に形成された抽出電極と、該抽出電極上に形成された第３の誘電体層と、該第３の誘電体層上に形成された集束電極とを備えてお
り、前記集束電極及び抽出電極と前記第２及び第３の誘電体
層とが、前記集束電極から延びて前記エミッタ電極で終
端するキャビティを含み、該キャビティが、前記複合エ
ミッタを対称的に包囲し、及び前記先端部の頂点と同軸
をなすように位置合わせされており、該キャビティと前
記複合エミッタとが互いに実質的にセルフアライメント
されている、セルフアライメント型電子源デバイス。