KR970005688B1 - 복수의 반도체 웨이퍼와 관련된 맵핑 결함을 특징지우는 방법 - Google Patents

복수의 반도체 웨이퍼와 관련된 맵핑 결함을 특징지우는 방법 Download PDF

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헨리 한센 마크
리챠드 호이어 제임스
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아메리칸 텔리폰 앤드 텔레그라프 캄파니
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Abstract

내용 없음.

Description

복수의 반도체 웨이퍼와 관련된 맵핑 결함을 특징지우는 방법
제1도는 종래 기술에 따른 반도체 웨이퍼의 투시 정면도.
제2도는 종래의 웨이퍼 프로브를 사용하여 어떻게 웨이퍼가 테스트(프로빙)되는지를 보여주는 제1도 웨이퍼의 측면도.
제3도, 제4도 및 제5도는 제1도에 도시된 형태의 웨이퍼상의 결함 패턴을 각각 나타내는 도면으로서, 이때 백색 부분은 작동(무결함)회로를 나타내고, 흑색 부분은 고장(결함)회로를 나타내는 도면.
제6도는 제3도 내지 제5도에 도시된 결함을 특정지우기 위한 본 발명에 따른 기술의 순서도.
제7도는 웨이퍼 결함 패턴을 마무리하기 위해, 제6도의 기술과 관련되어 실행되는 서브 처리의 순서도.
제8도, 제9도 및 제10도는 각각 마무리 후 제3도, 제4도 및 제5도의 패턴중 대응하는 하나를 나타내는 도면.
본 발명은 어느 처리 단계/고장 모드가 결함을 발생시키는지를 확인하도록 반도체 웨이퍼상에 고장회로(결함)의 소스를 특정지우는 기술에 관한 것이다.
오늘날 집적 회로를 제조하기 위한 가장 통상적인 기술은 각기 분리된 회로가 반도체 기판(즉, 웨이퍼)의 표면 아래에 형성되는 플레이너(planer)기술 방법이다. 상기 플레이너 기술 방법은 통상적으로 맨 먼저 각기 분리된 웨이퍼를 산출하도록 슬라이싱되는 순수 반도체의 잉곳(ingot)을 제조하므로써 실시된다. 다음, 서로 다른 형태의 반도체의 최소한 한 층이 각 웨이퍼의 상부 표면상에 형성된다(즉, 에피택셜 성장됨). 그후, 각 웨이퍼상의 상부 에피택셜 층의 표면이 페시베이팅(passivating)되고, 계속해서 반도체 접합부가 형성되는 개구를 제공하도록 사진 석판 기술(photolithographic technique)에 의해 선택적으로 에칭된다.
반도체 접합부의 형성 후, 각 웨이퍼 안의 접합부 사이의 상호 연결이 알루미늄과 같은 금속을 침전시키므로서 형성된다.
일단, 각기 분리된 다른 회로가 각 웨이퍼상에 형성되면, 이들 회로는 테스트를 목적으로 설계된 종래의 프로브를 사용한 프로빙에 의해 테스팅된다. 당해프로빙 과정 동안 결함이 있는 것으로 발견된 회로는 웨이퍼상에서의 자체 위치에 관해서 기록된다. 상기 프로빙 후, 각 웨이퍼는 회로를 보유한 칩으로 다이싱되며, 상기 칩중 결함이 없는 한 칩이 각각 분리된 집적 회로를 제공하도록 개별적으로 패키지된다.
인식될 수 있는 바와같이, 상술된 방법에 의한 집적 회로의 제조는 복잡하며 서로 다른 많은 처리 단계를 포함한다. 한 배치(batch)안의 하나 이상의 웨이퍼상에서 하나 또는 그이상의 처리 단계를 정확하게 실행하지 못함은 각 웨이퍼상에서 하나 또는 그이상의 회로의 고장을 유발하기 쉬우며, 위와 같은 회로 고장은 결함으로 지칭된다. 더욱이, 랜덤한 결함(회로 고장)이 발생할 수 있다. 통상적으로, 랜덤한 결함을 피하기 위해 행해질 수 있는 것은 거의 없다. 한편, 종종 결함은 하나 또는 그이상의 처리단계가 부적절하게 실시되므로써 공간적으로 클러스터링될 수 있다. 상기 처리 단계 중 어느것이 적절하게 실행되지 않았는지에 대해 아는 것은 처리 변경을 통해 성능을 개선시킬 수 있다.
현재, 위와같은 결함의 원인이 될 수 있는 처리 단계 및/또는 고장 모드 또는 그중 하나(만일 있으면)를 확인하기 위해 반도체 기판상에서 고장 회로상 및 그들의 공간적 위치에 대한 데이터를 사용하는 공지된 자동 기술이 전혀 존재하지 않는다. 오히려, 결함을 특징지우는 것은 전형적으로 고장 모드 분석에 의해 전형적으로 이루어지나, 이 고장 모드 분석은 시간이 걸리고 비용이 많이 든다(위와 같은 싱글 랏트(single lot)의 고장 모드 분석은 삼일정도의 시간이 소모될 수 있다).
그러므로, 반도체 웨이퍼상에서 결함의 소스를 특징지울 수 있는 자동 기술이 요구된다.
요컨데, 본 발명에 따라, 반도체 웨이퍼의 배치와 관련된 결함(즉, 고장 회로)의 소스를 특징지우는 기술이 설명된다.
본 발명의 기술은 우선적으로 각 웨이퍼와 관련된 고장 회로의 위치를 알아내므로써(즉, 맵핑(mapping))얻어진 데이타를 사용하며, 이러한 결함 맴핑은 웨이퍼 안의 회로중 어느 것이 결함이 있는가(즉, 결함)를 확인하기 위해 종래의 프로빙 기술을 사용하여 각 웨이퍼를 프로빙하므로써 실행된다. 일단 결함이 맵핑되면, 본 발명의 방법은, 각 웨이퍼에 대해, 상기 고장 회로가 현저한 클러스터링(clustering)을 나타내는지 여부를 결정하므로써 시작된다. 이것은 통계적인 테스트 과정을 사용하여 이루어진다. 현저한 클러스터링을 나타내는 웨이퍼는 결함이 랜덤하다는 통상적인 가정을 반박한다. 공간적 클러스터링이 발견될 경우, 웨이퍼는 공간적으로 클러스터링된 회로를 확인하기 위해 처리된다. 사실상, 공간적 클러스터링 회로의 확인은 다음의 단계를 사용하여 이루어진다. 먼저, 각 웨이퍼상에서 각기 분리된 회로를 에워싸고 있는 결함(고장 회로)수의 가중 평균이 설정된다. 그후 상기 가중 평균은 변환된다. 상기 변환된 값이 프리세트된 극한을 초과할 경우, 상기 회로는 공간적 클러스터의 일부분으로 간주된다.
공간적으로 클러스터링된 결함을 가진 것으로 밝혀진 웨이퍼는 그때 클러스터 패턴에 따라 그룹들로 분리된다. 그때, 분석은 각 그룹 안의 웨이퍼와 관련된 클러스터 패턴과 이들 웨이퍼 사이에 관계가 있는지 여부를 결정하기 위해 상기 그룹 안의 웨이퍼에 의해 실행되는 처리 단게로 이루어진다(주어진 배치 안의 모든 웨이퍼는 전형적으로 동일한 처리 단게를 거치지만 반드시 동일한 순서로 처리되지는 않음). 이러한 관계가 존재하는 것으로 밝혀질 경우, 결함의 특정 클러스터 패턴을 발생시킬 수 있는 처리 단계 또는 단계들이 확인될 수 있다. 각 그룹안의 패턴은 또한 고장 패턴들에 있어서 유사성을 확인하기 위해 공지된 결함 소스로부터 발생된 맵핑에 비교된다.
이하, 첨부된 도면을 참조하여 본원 명세서를 보다 상세히 설명하겠다.
제1도는 종래 기술에 따른 반도체 웨이퍼(10)의 투시 정면도로서, 상기 웨이퍼는 그안에 각기 분리된 다수의 회로(121,122,123… 12n)를 제공하도록 처리된다(여기서, n은 정수). 전형적으로, 반드시 필요한 것은 아닐지라도, 상기 회로(12 내지 12n)는 널리-공지된 플레이너 기술 처리에 의해 웨이퍼(10)안에 제조된다. 상기 플레이너 기술 처리는 아주 순수한 반도체인 잉곳(도시않됨)으로부터 각기 분리된 웨이퍼(10)를 우선적으로 취하므로써 실행된다. 그후, 서로 다른 반도체 형태의 최소한 한 층(도시않됨)이 각 웨이퍼(10)의 상부 표면상에서 에피택셜 성장된다. 각 웨이퍼(10)상에서 최상의 에피택셜 성장층이 패시베이트(passivating)된 후 에칭된다. 에칭 후, 상기 패시베이팅 된 영역 사이의 상호 연결부가, 에칭 후 노출되어, 각 웨이퍼(10)상에서 상기 회로(121내지 12n)를 발생시키도록 설정된다.
사실상, 특정 타입 또는 특정 코드의 회로(121내지 12n)를 제공하는 상기 웨이퍼(10)는 약 50개의 웨이퍼 배치안에서 처리된다. 상기 배치안의 각 웨이퍼(10)는 다른 것들과 동일한 세트의 처리 동작을 받기 쉽다. 주어진 배치안의 웨이퍼(10)가 동일한 처리 동작을 받기 쉬운 반면, 당해 배치안에서 웨이퍼의 원래 순서는 통상적으로 처리 단계 사이에서 유지되지 않는다. 예컨대, 에칭동안 당해 배치안의 제 1 웨이퍼는 패시베이션(passivation)동안 당해 배치안에서 첫 번째가 되지 않을 수도 있다.
제2도에 대해 언급하건데, 각 웨이퍼(10)안에서의 회로(121내지 12n)의 제조 후, 당해 배치안의 각 웨이퍼는 각 회로와 접촉하도록 배치된 두 개 또는 그 이상의 프로브(14)에 전형적으로 프로빙된다.
상기 프로브(14)는 각각의 회로(121내지 12n)로 신호를 주입시키고 그들의 사용 가능성(operability)을 테스트하기 위해 그것으로부터 신호를 회수하는 역할을 하는 기술적으로 널리 공지된 타입의 시험용 기계 장치(도시않됨)에 접속된다. 상기 회로(121내지 12n)중 하나 또는 그이상의 결함이 있는 것으로(즉, 고장 테스팅) 밝혀지는 것은 이상한 것은 아니다. 설명을 용이하게 하기 위해, 상기 회로(121내지 12n)중 고장 회로는 이하에서 간단히 결함(defect)으로 지칭될 것이다. 각 웨이퍼(10)의 프로빙 후, 결함의 총 수 및 위치가 설정된다. 제3도 내지 제5도는 각각 세 개의 웨이퍼(10)와 각각 관련된 결함 패턴의 맵을 도시한다.
결함은 랜덤하게 발생할 수 있다. 한편, 종종, 결함은 하나 또는 그 이상의 처리 단계가 부적절하게 실시되는 결과로서 발생한다. 예컨대, 결함은 산화 성장(dxide growth)에 기인할 수도 있는데, 그것으로 결국 산화물이 매우 두꺼워진다. 이것은 거의 확산 단계에서 불균일한 가열에 의해 초래되기 쉽기 때문에, 많은 수의 연속 회로가 동일한 이유로 고장날 것이며, 결국 고장 회로의 공간적 클러스터를 초래한다. 어느 처리 단계가 부적절하게 실행되는지에 대한 지식은 개선된 양품률(yields)이 얻어지게 될 경우(상기 양품률은 각 웨이퍼(10)안에서 형성된 무결함 회로의 비율로써 정의됨), 결정적인 것이된다. 한편, 현재, 어느 처리 단계 및 고장 모드 또는 그중 하나가 주어진 결함 패턴을 책임질 수 있는가에 대한 결정을 용의하게 하도록 반도체 웨치터(10)안에서 결함을 특징지울 수 있는 공지된 자동 기술이 전혀 존재하지 않는다.
제6도에 대해 언급하건데, 이것은 어느 처리 단계 또는 고장 모드가 특정 패턴의 결함을 발생시키는지를 결장하도록 웨이퍼(10)의 배치안에서 상기 회로(121내지 12n)중 고장 회로를 특징지우는 본 발명에 따른 방법을 순서도로 도시한 것이다.
본 발명의 기술은 제2도를 참조하여 앞서 논의된 방식으로 배치안의 각 웨이퍼를 프로빙하고 결함을 맵핑(단계 16)하므로써 얻어진 회로 고장의 데이타를 사용한다. 결함 패턴 맵이 관련된 결함(즉, 고장 회로)을 포함하도록 각 웨이퍼(10)에 대해 발생된 후, 본 발명의 기술은 그 자체로써 시작될 수 있다. 맨 먼저, 각 웨이퍼(10)와 관련된 패턴 맵이 상기 결함이 현저한 클러스터링을 나타내는지를 결정하도록 처리된다(단계 20). 이러한 클러스터링은 이웃의 무결함 회로 비율을 결정하도록 각각의무결함회로(12i)(여기서, i≤n)를 에워싸고 있는 특정 근방을 조사함으로써 결정된다. 설명을 목적으로, 용어 GG가 상기 비율값을 나타내도록 할당된다. 이것은 모든 무결함 회로에 대해 이루어지며 최종 비율이 합산된다.
결함이 있는 각각의 회로(12i)에 있어서, 특정 이웃에서 본 회로를 에워싸고 있는 다른 결함 회로의 비율이 마찬가지로 계산되며 최종 비율이 합산된다. 설명을 목적으로, 용어 BB가 이 값을 나타내도록 부여된다. BB와 GG가 계산되는 방식은 P.A.P.Moran의 The Interpretation of Statistical Maps, Journal of Royal Statistical Society, Series B, Vol. 10, 페이지 243 내지 251(1948)와 A.D.Cliff 등의 Spartial Process models and Applications, London : Pion(1981)의 연구서에 기재된 계산과 비슷하다.
죠인-카운트 통계치(join-count statistics)로 공지된 BB 및 GG의 계산 후, 이들 두 값은 공간적 클러스터링을 전혀 갖지 않은 평균 웨이퍼에 있어서의 BB 및 GG에 대한 확률 분포화 비교된다. BB 및 GG의 계산값이 상기 확률 분포로부터 유도된 임계값을 벗어날 경우, 상기 결함은 공간적으로 크게 현저하게 클러스터링되며, 그후 단계(22)가 실시된다.
단계(22) 동안, 크게 클러스터링되는 결함을 가진 각 웨이퍼(10)와 관련된 웨이퍼 패턴 결함 맵이 랜덤한 결함을 제거하도록 처리된다. 전형적으로, 이러한 처리는 제7도에 도시된 처리에 의해 각 패턴 맵을 평활화함(smoothing and thresholding)으로써 실행된다. 제7도에 대해 언급하건데, 상기 평활화 처리에서의 제1단계는 각 회로(12i)의 근방에서 발생하는 결함의 가중 수를 계산하는 것이다. 다음, 상기 가중 평균은 아크사인 제곱근 변환을 적용하여 변환된다(단계 26). 상기 변환된 값은 그후 그것의 기대값을 감산하고 표준 편차에 의해 제산하므로써 표준화되며(단계 28), 이때 기대값 및 표준 편차는 결함이 클러스터링되지 않는다는 무효 가술(null hypothesis)하에서 계산된다. 상기 표준화된 값은 정규확률 적분 변환을 사용하여 [0,1]로 맵핑된다(단계 30). 끝으로, 상기 맵핑된 값은 이진 분류를 얻도록 규정된 한계값에 비교되며, 그에 따라 상기 맵핑된 값이 상기 한계값을 초과할 경우, 상기 회로에는 이진수 1이 부여되고, 그렇지 않을 경우, 0이 부여된다(단계 32). 이 처리는 웨이퍼(10)안의 각 회로(121 내지 12n)에 대해 실행된다. 각각 백색 및 검은색 영역으로 표시된 이진수 1's 및 's를 가진 세 개의 웨이퍼(10) 각각에 대한 회로의 최종 패턴 맵이 제8도 내지 제10도에 도시된다. 이러한 패턴 맵은, 이하에서 기술되는 바와같이, 차후 처리에 대한 입력으로서 사용된다.
제6도에 대해 다시 언급하건데, 단계(22) 후(또는 결함이 클러스터링되지 않는 것으로 발견될 경우 단계 (20)후), 아직도 검사되지 않은 웨이퍼가 배치안에 남아 있는지 여부를 결정하기 위한 검사가 단계(34) 동안 이루어진다. 그럴 경우, 단계(36)가 실시되고, 배치안의 다음 웨이퍼(10)가 검사된다. 그 후 단계(18)가 다시 실행된다.
일단 모든 웨이퍼(10)가 검사되면, 현저하게 클러스터링된 결함을 가진 것으로 밝혀진 웨이퍼는 클러스터링된 결함을 갖지 않은 웨이퍼와 구분된다(단계 (38)). 다음, 현저하게 클러스터링된 결함을 가진 웨이퍼(10)과 관련된 이진수 0-1 패턴 맵은 유사 패턴으로써 그루핑된다(단계 40). 이러한 그루핑은 널리 공지된 계층적 클러스터링 기술(hierarchical clustering technique)에 의해 이루어진다. 이 기술을 실현하기 위해, 배치안에서 웨이퍼의 각쌍 사이에 거리가 계산되어야만 한다.
본 발명에 따라, 상기 거리는 임의쌍의 한 웨이퍼(10)안의 각 회로(12i)를 다른 웨이퍼안의 대응 회로에 비교하므로써 계산된다. 각 회로와 관련된 이진수 값이 상기 쌍안의 다른값과 매칭될 경우(즉, 양회로가 모두 양호하거나 또는 모두 불량함), 상기 회로 사이의 거리는 제로가 되며, 그렇지 않을 경우, 상기 값은 1이 된다. 각 쌍안의 각 웨이퍼상의 모든 회로(121내지 12n)와 누산된 거리에 대한 비교가 이루어진다. 이 비교 결과는 웨이퍼 결함 패턴의 그루핑을 설정하는데 사용된다.
일단 웨이퍼 결함 패턴이 그루핑되면, 특정 그룹안에 존재하는 결함패턴을 가진 웨이퍼가 그들이 처리되는 방식 또는 시퀀스에 있어서 공통점을 갖고 있는지 여부에 대한 결정이 이루어진다(단계 42). 처리 공통점을 가진 웨이퍼의 보기는 배치 동작(즉, 용해조 안에서의 잠금)에서 동시에 처리되는 웨이퍼와 일련(단수(single water)세팅) 동작에서 연속적으로 처리되고 처리기계 장치의 유사 파트(ㄹ즉, 용광로의 동일 단부 또는 이온 에칭기의 동일 전극)에 대해 노출된 웨이퍼를 포함한다. 사실상, 제1도의 각 웨이퍼(10)는 기계 장치-판독 가능 코드(도시않됨)로 특별하게 표시된다. 각 웨이퍼(10)상의 코드는 배치가 제조 처리의 각 단계를 통해 진행함에 따라 배치안에서의 각 웨이퍼의 정확한 위치의 자동기록을 허용한다.
단계(42)에서, 특정 웨이퍼(10) 그룹의 패턴과 당해 그룹안의 웨이퍼에 의해 공유된 공통점 사이에 매칭이 존재할 경우, 이러한 매칭의 고시가 발생된다(단계 44). 그렇지 않을 경우, 단계(46)가 실행되는데, 그때 각 웨이퍼와 관련된 [0-1] 패턴 맵이 고장의 원인을 알고 있는 저장된 패턴 맵 세트로부터의 패턴과 매칭되는지 여부에 관한 결정이 이루어진다. 본 발명의 기술을 실행함에 있어서, 위와같은 패턴 맵의 라이브러리가 유지되고 단계(46) 동안의 비교 목적을 위해 사용된다. 단계(46) 동안 매칭이 발견될 경우, 프로그램 실행은 단계(44)로 분기되며, 이때 특정 고장 모드를 판정하는 고시가 발생된다.
단계(44) 동안 고시가 발생된 후, 또는 그대신 단계(46) 동안 어떠한 매칭도 발생하지 않을 때, 클러스터 분석 리포트가 제공되고(단계(48)), 이 리포트는 제공된 결함 패턴 타입과 각각의 패턴 타입을 나타내는 웨이퍼 수에 대한 정보를 갖는다. 클러스터 분석 레포트의 발생 후, 단계 단계(50)가 실행되며 각 랏트안의 웨이퍼(10)에 대한 정보를 가진 마스터 데이타 베이스가 갱식된다. 단계(50)후, 상기 처리는 종결된다(단계 52).
전술된 내용은 어느 처리 단계 및/또는 고장 모드가 위와같은 결함을 발생시키는지를 설정하도록 반도체 웨이퍼(10)상의 결함 (고장 회로)을 특징지우는 처리를 설명한다. 상기 처리는 자동적으로 실행될 수 있으며, 그에 따라 각 처리 단계가 널리 공지된 컴퓨터의 도움으로 쉽게 실행될 수 있다. 더욱이, 상기 처리는 처리 엔지니어에 의한 상호 작용에 기초하여 실행될 수 있다.
상술된 실시예가 단지 본 발명의 원리만을 설명함을 이해해야만 하며, 여러 변경 및 수정이 본 발명의 정신 및 범위를 벗어나지 않는 한도내에서 본 발명의 원리를 실현함이 본 기술에 숙련된 사람들에 의해 이루어질 수 있다.

Claims (6)

  1. 각 웨이퍼안에 복수의 회로(121내지 12n)를 발생시키기 위해 각각 분리된 복수의 처리 동작에 의해 처리되는 복수의 반도체 웨이퍼(10)와 관련된 맵핑 결함을 특징지우는(characterizing) 방법에 있어서, 상기 각 웨이퍼와 관련된 맵핑 결함이 분리된 패턴으로 공간적으로 클러스터링되는지 여부를 결정하며, 클러스터링되었을 경우, 상기 결함 클러스터가 패터닝되는 방식에 따라 공간적으로 클러스터링된 결함을 가진 웨이퍼를 그룹으로 분류하는 단계와, 각 그룹란의 웨이퍼와 관련된 결함과 위와같은 그룹안의 웨이퍼상에서 실행된 처리 동작 사이에 관계가 있는지 여부를 결정하는 단계, 및 위와 같은 관계가 존재할 경우, 어느 처리 동작이 각 그룹 안의 웨이퍼와 관련된 결함을 발생시키는지를 확인하는 단계를 포함하는 것을 특징으로 하는 맵핑 결함을 특징지우는 방법.
  2. 제1항에 있어서, 각 그룹안의 웨이퍼와 관련된 실제 맵핑 결함과 최소한 하나의 공지된 고장 모드에 기인한 맵핑 결함 세트 사이에 관계가 있는지 여부를 결정하는 단계, 및 관계가 있을 경우, 어느 고장 모드가 위의 그룹안에서 상기 웨이퍼와 관련된 결함의 원인이 되는지를 확인하는 단계를 더 포함하는 것을 특징으로 하는 맵핑 결함을 특징지우는 방법.
  3. 제1항에 있어서, 상기 각 웨이퍼와 관련된 결함이 충분히 클러스터링되어 있는지 여부를 결정하는 상기 단계가, 결함이 있는 각 회로를 에워싸고 있는 결함의 비율과 결함이 없는 각 회로를 에워싸고 있는 무결함 회로의 비율의 죠인-카운트 통게치(joint-count statistics)를 계산하고 현저한 공간적 클러스터링이 존재하는지 여부를 결정하기 위해 상기 통계치를 소정의 극한에 비교하는 단계, 및 공간적으로 클러스터링된 성분을 노출시키기 위해 현저한 공간적 클러스터링을 포함하는 웨이퍼 맵을 처리하는 단계를 포함하는 것을 특징으로 하는 맵핑 결함을 특징지우는 방법.
  4. 제3항에 있어서, 상기 맵핑 결함을 처리하는 상기 단계가, 각 웨이퍼상의 각 회로를 에워싸고 있는 결함으로 가중 평균을 계산하는 단계와, 상기 가중 평균에 아크-사인 제곱근 변환(arc-sine square-roottransformation)을 사용하는 단계와, 상기 변환된 가중 평균을 표준화하는 단계, 및 상기 표준화되고 변환된 가중 평균을 정리하는 단계를 포함하는 것을 특징으로 하는 맵핑 결함을 특징지우는 방법.
  5. 제1항에 있어서, 상기 맵핑 결함이 어느것이 작동하고 있는 어느것이 결함이 있는가를 결정하도록 각 웨이퍼상의 각 회로를 전기적으로 프로빙(probing)하므로써 얻어지는 것을 특징으로 하는 맵핑 결함을 특징지우는 방법.
  6. 제1항에 있어서, 클러스터링의 패턴에 따라 웨이퍼를 그룹으로 분류하는 것이 각 웨이퍼 쌍 사이의 거리를 계산하고 최종 거리 매트릭스에 계층적 클러스터링 기술(hierarchical clustering techniques)을 사용하므로써 이루어지는 것을 특징으로 하는 맵핑 결함을 특징지우는 방법.
KR1019930000339A 1992-02-03 1993-01-13 복수의 반도체 웨이퍼와 관련된 맵핑 결함을 특징지우는 방법 KR970005688B1 (ko)

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