JP2004525499A - 集積回路における検査層間のオーバーレイ・オフセットの修正 - Google Patents
集積回路における検査層間のオーバーレイ・オフセットの修正 Download PDFInfo
- Publication number
- JP2004525499A JP2004525499A JP2002529833A JP2002529833A JP2004525499A JP 2004525499 A JP2004525499 A JP 2004525499A JP 2002529833 A JP2002529833 A JP 2002529833A JP 2002529833 A JP2002529833 A JP 2002529833A JP 2004525499 A JP2004525499 A JP 2004525499A
- Authority
- JP
- Japan
- Prior art keywords
- offset
- defects
- defect
- actual offset
- inspection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title description 5
- 230000007547 defect Effects 0.000 claims abstract description 111
- 238000000034 method Methods 0.000 claims abstract description 78
- 238000007689 inspection Methods 0.000 claims abstract description 39
- 239000010410 layer Substances 0.000 claims description 54
- 239000011229 interlayer Substances 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 29
- 238000004519 manufacturing process Methods 0.000 description 16
- 230000002596 correlated effect Effects 0.000 description 8
- 238000009826 distribution Methods 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002062 proliferating effect Effects 0.000 description 1
- 238000006748 scratching Methods 0.000 description 1
- 230000002393 scratching effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
- G01N21/84—Systems specially adapted for particular applications
- G01N21/88—Investigating the presence of flaws or contamination
- G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
- G01N21/956—Inspecting patterns on the surface of objects
- G01N21/95607—Inspecting patterns on the surface of objects using a comparative method
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/7065—Defects, e.g. optical inspection of patterned layer for defects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
- Biochemistry (AREA)
- General Health & Medical Sciences (AREA)
- Immunology (AREA)
- Pathology (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
集積回路が堆積されたウエハの少なくとも２つの異なる欠陥検査を検査するために用いられる、座標系の各原点間のオフセットを決定するための第１の方法は、集積回路ウエハの少なくとも２つの検査層上に配置された欠陥に対して位置データを含むデータベースを構築する段階と；中間層の欠陥に対して最大オフセットを決定する段階と；中間層の欠陥に対して最小間隔を決定する段階と；最小間隔よりも大きな間隔を有する全ての欠陥に対して、最大オフセットよりも小さなオフセットを有する中間層の複数の欠陥対に対してデータベースを検索する段階と；中間層の各欠陥対に対して実際のオフセットを計算する段階と；実際のオフセットがランダムに分布しているかを決定する段階と；実際のオフセットがランダムに分布していない場合、実際のオフセットに対して高密度区域を識別する段階と；少なくとも２つの層の各原点間におけるオフセットの推定値と実際のオフセットの推定値に対する信頼値とを発展させる段階と；を含む。
Description
【０００１】
【発明の属する技術分野】
この発明は集積回路の製造に関する。特にこの発明は、ウエハ上に作製される集積回路の欠陥を識別することに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
集積回路は一般的にバッチ処理でウエハ上に製造される。製造プロセスの間、複数の集積回路が単一のシリコンウエハ状に製造される。ここで図１を参照すると、符号１２，１４，１６，及び１８の付された複数の集積回路が配置されたシリコンウエハが示されている。
【０００３】
製造プロセスの間、複数のマスキングプロセスが半導体ウエハ上で実施される。それぞれのマスキングプロセスは、集積回路を構成する様々な層上の構成要素が配置されるべき場所を規定する。例えば、多結晶シリコン層がウエハ上に堆積されてよい。次いで感光性レジストがウエハ上に被覆され、選択的に光にさらされ、その結果レジストが成長した後、残ったレジストがパターンを形成する。次いでこのパターンは、エッチング・ステップの間ポリシリコンに転写され、その結果残ったレジストが除去された後、多結晶シリコンは選択的な露光によって画定されたパターンを形成する。
【０００４】
この連続したマスキング及びエッチングプロセスは、半導体と、絶縁体と、所望の集積回路（ＩＣ）を作るのに必要な材料とが、複雑に相互連絡したパターンを作るようにそれぞれのウエハ上に繰り返して実施される。
【０００５】
上述のプロセスは、図１に示すように、ウエハ上に複数のＩＣを製造するために実施される。例えば、単一のシリコンウエハは、数１０から数１０００のＩＣの基部となり得る。単一のシリコンウエハ上に複数のＩＣを製造する能力は製造の全体的なコストを減少させ、これにより、これらコストの節約は安価なＩＣの形態で消費者に渡される。
【０００６】
技術の進歩に伴って、ＩＣは非常に小さくかつ非常に複雑になってきている。それぞれの世代と共に、ＩＣの構成要素は上述の製造プロセスの進歩のためにより小さくなっている。しかしながら、これらの進歩に伴って、欠陥を検出することがより困難になってきている。
【０００７】
製造プロセスの一部として、欠陥のあるＩＣダイスの数を減少させるための努力において、製造されるウエハのサンプリング上にあるダイスの全て又はサンプルを検査することは一般的なことである。検査は、ＩＣの最小構成要素の大きさの欠陥を検出することができる非常に感度のよい光学器械を用いた光学検査としてもよいし、或いはメモリの場合には、一つの小さなセル区域内に電気的な欠陥の箇所を発見することができる電気テストとしてもよい。検出される人工物は、損失をもたらす可能性のある欠陥が発生する箇所へ技術者を案内する。
【０００８】
ここで図１を参照すると、符号１２，１４，１６、及び１８の付された４つのダイスを有するウエハが示されている。符号の付されたダイスは、製造の間にウエハが検査される様子を示す。例えば、これらダイスのそれぞれは、ランダムに選ばれるか又はある理由に従い欠陥に対して検査される。
【０００９】
ここで図２を参照すると、図１に示されたダイスを検査することで生成された検査報告において観測された、仮説に基づいて収集された欠陥が示されている。線欠陥が図２のダイス１２に示されている。線欠陥はウエハ上の引っ掻きによって形成される可能性がある。図２のダイス１２，１４，及び１６にはまた、複数の「点」欠陥２２，２６，２８，３４，３６，及び３８が示されている。図２のダイス１１にはまた、大きな連続的な欠陥３０及び点欠陥のクラスター３２が示されている。
【００１０】
ここで従来技術の図３を参照すると、製造プロセスよりも後で同一ダイスの他の検査報告において観測される可能性のある欠陥４２〜６８が示されている。ダイスの輪郭は図示の目的でのみ図２及び図３に示されているのであって、標準的な欠陥検査報告において一般的に通用するものではない。
【００１１】
一つの層上に発生する欠陥は増殖する可能性があり、また製造及び検査プロセスの間に次のレベルで現れることもある。例えば、ポリシリコン層を洗浄した後に残る大きな汚染粒子が介在誘電層を介して侵入し、金属コンタクト層上に見られるかも知れない。欠陥の原因を正確に特定することができるようにこれら増殖する欠陥を識別することは重要である。
【００１２】
欠陥を発見した後、オーバレイ報告が生成されることもある。オーバレイ報告は、連続する層の検査からの欠陥が、該連続する層の検査で同一の箇所にあると報告される欠陥を識別する意向と一緒に表示される。しかしながら、各層の間の検査による報告された原点にはオフセットがあるということが経験的にわかっている。
【００１３】
ここで図４を参照すると、少なくとも２つの検査を実施した後に生成されたような典型的なオーバレイ報告が示されている。図４に示すように、欠陥の位置を報告するために用いられる座標系の原点におけるオフセットが、第２層のこれらの欠陥に対して不正確に配置されるべき一つの層から欠陥を引き起こす可能性がある。このオフセットは、集積回路の製造において繰り返して起こってきた問題であり、集積回路の構成要素のサイズが減少するにつれてウエハ上のダイスの数が増加し、この問題を正す必要性が増大している。
【００１４】
このように、オーバレイ検査報告が図４に示すように生成されるとき、増殖している欠陥は識別されない可能性がある。図４に示すように、欠陥クラスター３２及び６２から独立した点欠陥のみが選択される。互いがある臨界距離内にある欠陥のように相関のある欠陥を識別しようとする試みは、両方が第２検査に由来する一対の欠陥４８を誤って選択する。連続検査に由来する臨界距離内にある欠陥に基づいた、より洗練された相関アルゴリズムは、実際に欠陥に相関がいないときに相関があるように欠陥４５，２６を誤認するだろう。
【００１５】
したがって、各層の間で増殖する相関のある欠陥を正確に識別することができるように各検査の間において原点のオフセットを自動的に検出し、かつオーバレイ報告においてオフセットを修正するための方法が必要とされている。この発明はこれらオフセットを修正するための方法及び装置を提供する。
【００１６】
この発明の目的は、製造プロセスの間に相関のある欠陥が正確に識別されるようにオフセットを修正するための方法を提供することにある。この発明のさらなる目的は、欠陥のあるダイスが適切に処置され得るように製造プロセスの間に実施することのできる方法を提供することにある。
【００１７】
【課題を解決するための手段】
この発明は、集積回路の製造の間、相関のある欠陥を検出するための方法を提供する。一実施形態では、この発明の方法は異なる層から互いに所定の距離内にある複数の欠陥対を探す。各対の間のオフセットは計算され、欠陥対のオフセットがランダムに分布しているかを確認するために統計学に基づくアルゴリズムが実行される。オフセットがランダムに分布していない欠陥対の部分集合が存在する場合には、該欠陥対の部分集合は分離され、各層の間におけるオフセットを計算するために用いられる。
【００１８】
第２実施形態では、この発明の方法は、ｋに制限された標本を用いて検査されるダイスの大きさに等しい間隔に亘って、各層の間で複数の欠陥対を自動的に検索する。ここで、ｋは小さい整数、典型的には０から３の範囲の整数に制限される。ｋに制限された標本を用いると、クラスター化した欠陥によって引き起こされる問題を回避するのが確実になる。ひとたび欠陥対が上述の方法のどちらかによって選択されると、これら欠陥対は、対の各構成要素間のオフセットがランダムに分布するかを決定するよう検査される。もしランダムに分布していないならば、ランダムでない欠陥対の部分集合が孤立し、その場合には欠陥対の孤立した部分は２つの層の間のオフセットを計算するために用いられる。
【００１９】
本発明はさらに、この発明の実施形態が格納される、コンピュータで読み取り可能なメディアに関する。命令を検索するのに適したいかなるメディアもこの発明の範囲内にあるということが意図されている。例として、そのようなメディアは磁気、光学、又は半導体メディアの形態を取り得る。本発明はまた、この発明の実施形態を収容するデータ構造と、この発明の実施形態を収容するデータ構造の伝送とにも関する。
【００２０】
【発明の実施の形態】
通常の当業者は、この発明の次の記述が例示的なもののみであって限定的なものではないということを理解されたい。本発明の他の実施形態は、そのような当業者にとって直ちに連想されることである。
【００２１】
この発明を記述するにあたって、２つ又はそれ以上の層に対する操作の後にデータのインライン検査を利用することのできるウエハが選択されると考えられている。これらの説明において、２つの層上の各検査データ間における原点のオフセットを見つけるという問題が記述されている。この操作は２つ又はそれ以上の層を有するウエハに対して容易にかつ繰り返して適用することができる、ということは明らかである。加えて、この発明の方法は、２つよりも多くの検査データのセットを有するウエハに対しても適用することができる。
【００２２】
さらにその上、欠陥の座標と相関のある各欠陥の間の距離とはデカルト座標で記述されている。しかしながら、相関のある各欠陥の間の距離を極座標で記述してもよいこと、又は他の座標系を用いて記述してもよいことは当業者にとって明らかなことである。デカルト座標系は通常、検査プロセスを実施するために利用される機械が用いる。したがって、利用する上で最も便利な系なので、この発明はデカルト座標で記述する。
【００２３】
この発明の２つの独立した実施形態はここでは別々に記述されている。ここで図７を参照すると、この発明の第１の方法を表す機能フローチャートが示されている。
【００２４】
段階７１０において、この発明の方法は、Ｘ及びＹの最大値（Ｘｍａｘ及びＹｍａｘ）、例えば製造プロセスの間、各層の間で増殖する各欠陥の間のオフセットが取り得る最大値をセットすることで始まる。ユーザーによって選択された値Ｘｍａｘ及びＹｍａｘは、検査プロセスの間に利用された装置に依存して変わる可能性がある。装置の知識を有するオペレーターは、適切なＸｍａｘ及びＹｍａｘの値を選択する。例えば、オペレーターは経験からオフセットが通常６０マイクロメートルよりも小さいということを知っているかも知れない。
【００２５】
段階７２０において、内部層の欠陥が取り得る最小間隔Ｘｉｎｔ及びＹｉｎｔが定められる。欠陥に対する値Ｘｉｎｔ及びＹｉｎｔは、製造プロセスで利用される技術のスケールに依存している。構成要素の最小サイズが０．５マイクロメートルである技術の場合には、１０マイクロメートルよりも近い間隔にある同一の検査層上の複数の欠陥は、クラスター化した結果物であると考えられている。
【００２６】
使用時に、同一の検査層上の予めセットされたＸｉｎｔ及びＹｉｎｔの値よりも近くに一緒に配置された複数の欠陥は、原点のオフセット計算からは除外される。最小値はユーザーが選択することもできるし、あるいは次の式を用いて自動的に選択することもできる。
【数１】
【００２７】
Ｘｉｎｔ及びＹｉｎｔに対する制限は混乱を避けるために定められている。その混乱とは、一つの層上にある二つ又はそれ以上の欠陥が別の欠陥の上に重ねられ、それが次の層上に観察される際に生ずる可能性があるものである。
【００２８】
段階７３０において、データベースは、段階７１０及び段階７２０で予め選択された制限と一致する、中間層の全ての欠陥対に対して検索される。段階７３０のプロセスは、ウエハ上で少なくとも２つの検査が実施された後に実施されてもよい。予め選択された制限（Ｘｍａｘ，Ｙｍａｘ，Ｘｍｉｎ，Ｙｍｉｎ）を満足する全ての欠陥対を設定した後、これら欠陥対の座標におけるオフセットΔＸ及びΔＹが、後で使用するために計算されて蓄えられる。
【００２９】
段階７４０では、ある選ばれた確率を用いて段階７３０で計算されたオフセットがランダムに分布するかを確認する。例えば、この分布は、ランダムプロセスの結果として起こる観測された分布の確率が１％よりも小さいかを確認するために検査することができる。所望の結果を達成するために適用され得る統計計算を実行する多くの方法は当業者に公知となっている。例えば Ｍａｕｒｉｃｅ Ｇ． Ｋｅｎｄｅｌｌ ａｎｄ Ａｌａｎ Ｓｔｕａｒｔ， 「Ｔｈｅ Ａｄｖａｎｃｅｄ Ｔｈｅｏｒｙ ｏｆ Ｓｔａｔｉｓｔｉｃｓ」， Ｖｏｌ． ２ Ｉｎｆｅｒｅｎｃｅ ａｎｄ Ｒｅｌａｔｉｏｎｓｈｉｐ， Ｈａｆｎｅｒ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．， Ｎｅｗ Ｙｏｒｋ （１９６７） を参照。
【００３０】
この分布がランダムに発生したことが確認された場合には、本プロセスは、プロセスが停止する段階７９０へ進む。あるいは、この分布がランダムに発生したのではないと確認された場合には、本プロセスは段階７５０へ進む。
【００３１】
段階７５０では、座標の違いに対する「高密度区域」が、段階７３０のプロセスの結果として決定される。「高密度区域」とは、座標オフセット軸線上にそれぞれ見られる比較的高密度のオフセットがある領域を意味する。図５では、−８μｍから＋８μｍの範囲で起こる、比較的高密度のオフセットが見られる。図６では、同様のオフセットのクラスターが−４２μｍと−２８μｍとの間で観測されている。
【００３２】
ｘ座標及びｙ座標に対する、ウエハ上に見られる各対の間の距離のヒストグラムが、図５及び図６にそれぞれ示されている。ここで図５を参照すると、ウエハ１０で引き受けられた検査プロセスの間に生成され得る典型的なヒストグラムが示されている。図５に示すように、０と＋２μｍとの間の領域での差異の分布には、ピーク値５１０がある。
【００３３】
ここで図６を参照すると、ウエハ１００で引き受けられた検査プロセスの間に生成され得る典型的なヒストグラムが示されている。図６に示すように、−３６と−３４μｍとの間の領域での差異の分布には、ピーク値６１０がある。
【００３４】
複数の原因から生じる数多くの観測におけるばらつきは観測の数が増加するにつれておおよそガウス分布へ向かう傾向にある、ということを中心極限定理が保証するので、図５及び図６における高密度区域のそれぞれは、おおよそガウス分布を有する。
【００３５】
ここで図７、特に段階７５０を参照すると「高密度区域」を決定するための複数のヒューリスティックなアルゴリズムがある。例えば、座標の違いの範囲、Ｘｍａｘ、及びＹｍａｘはそれぞれ、複数の等しいセグメント、例えば１０セグメントに分割することができる。各セグメントへ落ち込む点の数はカウントされ、ｘ座標の差異及びｙ座標の差異に対するセグメントの範囲内に落ち込む点の最大数を収容する複数のセグメントが高密度区域の最も適当な箇所として選択される。
【００３６】
あるいは、プログラムは次の方程式を用いて、観測数が最大となる一組の間隔を検索することができる。
【数２】
【００３７】
上で与えられた方程式において、順番に配列された値ΔＸのセグメントに対して、ΔＸｕｐｐｅｒは大きな値、及びΔＸｌｏｗｅｒは小さな値をそれぞれ表す。ΔＹｕｐｐｅｒ及びΔＹｌｏｗｅｒはそれぞれ、順番に配列された値ΔＹのセグメントに対して大きい値及び小さい値を表す。上で述べられた２つの実施形態は単に現実的な例として示したに過ぎず、限定的な意味で考えるべきではない。当業者が良く理解するように、「高密度区域」を決定するために利用される多くの方法があり、その方法のそれぞれはここで述べられた本発明と共に利用することができる。
【００３８】
段階７６０では、高密度区域が同定された後、標準的な記述統計法、すなわち平均値、標準偏差、上及び下信頼限界、及び信頼区間に対する区間サイズが計算される。複数の平均値が２つの層の間の原点のオフセットの最高推定値として取られ、複数の信頼限界が「真の」オフセットがあると期待されている範囲内で同定される。この実施形態では、平均値は、直観的な訴え及び計算の簡便性の両方のために、「真の」オフセットの推定値として利用される。「真の」オフセットを定義するために他の計量を利用することができることは、通常の当業者には明らかであろう。例えば、中央値がオフセットの推定値として平均値よりも利用可能である。同様に、高密度区域の観測から「真の」オフセットを推定値するために最大限可能なアプローチを用いることができる。
【００３９】
段階７７０では計算されたオフセット及び信頼限界が、増殖するダイスとウエハ１００の他の欠陥とを決定するために用いることができるように、ユーザーに報告される。
【００４０】
段階７８０では、プロセスが終了し、処理される次のウエハで用いるためにリセットされる。
【００４１】
ここで図８を参照すると、この発明に係る第２の自動化された方法を表す機能フローチャートが示されている。図８において、オフセットを決定するための自動化された方法が述べられている。本プロセスは、ここではｋに制限されたサンプリングとして参照されている。ｋに制限されたサンプリングは、他の層にある２つの異なる欠陥のどちらかの上に置かれ得る一の層に欠陥が観測されたときに起こる混乱を回避するために適用されている。この発明のｋに制限されたサンプリングはＲ．Ａ．Ｆｉｓｈｅｒのｋ統計を用いて複雑にされるべきではない。
【００４２】
例えば、図４に見られるクラスター３２の構成要素及びクラスター６２の構成要素は、オフセットの計算を複雑にする可能性を有している。上述の方法では、同一の層上の各欠陥の間の最小間隔の制限は、クラスター化された欠陥３２，６２を計算から除去するために用いられる。この発明の自動化された実施形態では、Ｘｍａｘ及びＹｍａｘを選択する操作介入が削除される。
【００４３】
ここで図８を参照すると、段階８１０で、Ｘｍａｘ及びＹｍａｘの値が調査中のダイスの寸法となるように取られる。これらの値はデータベースから抽出される。複数の欠陥を混同する問題は、欠陥の数ｎｄが制限０≦ｎｄ≦ｋ、ここでｋは小さい整数、を満足するものに対して計算が実行されるダイスを制限することによって回避される。通常、ｋは３以下である。もしｋが１に等しいならば、混同の機会はゼロである。もし、例えばｋが２にセットされれば、ダイスに対してｎｄ＝２、増殖する欠陥はないと仮定することで、２又は４のランダムなΔＸ及びΔＹの対が、両方の層の上か又は２つの層のうち一層のみの上に２つの欠陥があるかに依存して、対の違いのリストへ追加される。もし欠陥のうちの一つが増殖するならば、異なる対のリストに追加された一つの対等な対と１又は３つのランダムな対とがあることになる。
【００４４】
この推論は、ｋ＝ｎのときに実行することができるが、「ノイズ」が「シグナル」を圧倒するように、ランダムの対となる可能性の数が対等な対となる可能性の数よりも速く増加することは明らかとなる。この理由のために、ｋの値は≦３となるように選択され、典型的にはオフセットを決定するときの第１トライに対して１となるように選択される。
【００４５】
段階８２０では、全ての欠陥対が、ウエハ上に堆積された２つの異なる層上の選択されたダイスで識別される。
【００４６】
段階８３０では、これら対のΔＸ及びΔＹが、上述のプロセスに従って決定される。
【００４７】
段階８４０では、新しく決定されたΔＸ及びΔＹが、ランダムに分布したかを確認するために検査される。もし対がランダムに分布したならば、プロセスは段階８９０へ進み、そこで本プロセスは停止する。あるいは、もし対がランダムに分布していないと確認されたならば、欠陥の増殖が観測され、本プロセスは段階８５０へ進む。
【００４８】
段階８５０では、値Ｘ及び値Ｙの両方に対して高密度区域が上述のように計算される。
【００４９】
段階８６０では、高密度区域を設定した後、本プロセスはオフセットの原点の推定値と本プロセスで上述されたような統計的な不確かさとを計算するために進む。
【００５０】
段階８７０では、オフセットと統計的な不確かさとがユーザーに表示される。
【００５１】
段階８８０で本プロセスは終了し、処理される次のウエハで使用するためにリセットされる。
【００５２】
上述されかつ図８で表現された自動化された方法が用いられたとき、差異が計算される対の数のサンプルサイズは、欠陥数の少ないダイスがほとんどない場合に小さい。これによりオフセットの推定値がより不確かになる可能性がある。
【００５３】
ここで述べられた方法のそれぞれは、独立して利用することができるか、あるいは同時に利用することができる。例えば、同一のデータを両方のプロセスに対して利用することができる。次いでユーザーは、最善の結果を与える計算されたオフセットを選択することができるか、又は準自動的なアプローチに対する入力としての自動的なアプローチの結果を利用することができる。
【００５４】
この発明の実施形態及び応用が示されかつ述べられたが、ここでの発明的な思想から逸脱することなく上述よりもさらなる多くの変形が可能であることは、当業者には明らかであろう。例えば、この発明は特定の数学的な方程式を用いることに関して詳細に説明されたが、ここで述べられたものの代わりに複数の方程式が用いられることは、当業者に理解されるべきである。したがって、本発明は特許請求の範囲の精神以外に限定されるべきではない。
【００５５】
この出願は、「集積回路の各検査層間におけるオーバレイ・オフセットの修正」と題する、２０００年９月１８日に提出された米国特許第６０／２３３，３４３号明細書と、２０００年１２月２２日に提出された米国特許第０９／７４７，４９７号明細書とに基づく優先権を主張する。
【図面の簡単な説明】
【図１】ダイスの配列への分割を示す従来技術のウエハを示す図である。
【図２】検査プロセスの間に検出される可能性のある欠陥を示す例示図である。
【図３】第２層がウエハ上に処理された後に検出される可能性のある欠陥を示す図である。
【図４】異なる層上に欠陥が確認されると少なくとも２つの検査が示した後に作成される可能性のあるオーバレイ報告を示す図である。
【図５】２つの層上に観測された各欠陥対の間で観測されたｘ方向に分布したオフセットを示す図である。
【図６】２つの層上に観測された各欠陥対の間で観測されたｙ方向に分布したオフセットを示す図である。
【図７】この発明の一方法の装置を示す機能フローチャートである。
【図８】この発明の第２の自動化された方法を示す機能フローチャートである。
【符号の説明】
７１０ 中間層の欠陥に対して最大間隔を選択する
７２０ 内部層の欠陥に対して最小間隔を選択する
７３０ 制限に一致する中間層の全ての対に対してデータベースを検索し、かつオフセットを計算する
７４０ オフセットはランダムに分布しているか？
７５０ ｘ及びｙオフセットに対して「高密度区域」を見つける
７６０ 「高密度区域」に対して記述統計データを計算する
７７０ オフセットの平均値及び信頼限界を報告する
７８０ 停止；プロセス完了
７９０ 停止；相関なし
【発明の属する技術分野】
この発明は集積回路の製造に関する。特にこの発明は、ウエハ上に作製される集積回路の欠陥を識別することに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
集積回路は一般的にバッチ処理でウエハ上に製造される。製造プロセスの間、複数の集積回路が単一のシリコンウエハ状に製造される。ここで図１を参照すると、符号１２，１４，１６，及び１８の付された複数の集積回路が配置されたシリコンウエハが示されている。
【０００３】
製造プロセスの間、複数のマスキングプロセスが半導体ウエハ上で実施される。それぞれのマスキングプロセスは、集積回路を構成する様々な層上の構成要素が配置されるべき場所を規定する。例えば、多結晶シリコン層がウエハ上に堆積されてよい。次いで感光性レジストがウエハ上に被覆され、選択的に光にさらされ、その結果レジストが成長した後、残ったレジストがパターンを形成する。次いでこのパターンは、エッチング・ステップの間ポリシリコンに転写され、その結果残ったレジストが除去された後、多結晶シリコンは選択的な露光によって画定されたパターンを形成する。
【０００４】
この連続したマスキング及びエッチングプロセスは、半導体と、絶縁体と、所望の集積回路（ＩＣ）を作るのに必要な材料とが、複雑に相互連絡したパターンを作るようにそれぞれのウエハ上に繰り返して実施される。
【０００５】
上述のプロセスは、図１に示すように、ウエハ上に複数のＩＣを製造するために実施される。例えば、単一のシリコンウエハは、数１０から数１０００のＩＣの基部となり得る。単一のシリコンウエハ上に複数のＩＣを製造する能力は製造の全体的なコストを減少させ、これにより、これらコストの節約は安価なＩＣの形態で消費者に渡される。
【０００６】
技術の進歩に伴って、ＩＣは非常に小さくかつ非常に複雑になってきている。それぞれの世代と共に、ＩＣの構成要素は上述の製造プロセスの進歩のためにより小さくなっている。しかしながら、これらの進歩に伴って、欠陥を検出することがより困難になってきている。
【０００７】
製造プロセスの一部として、欠陥のあるＩＣダイスの数を減少させるための努力において、製造されるウエハのサンプリング上にあるダイスの全て又はサンプルを検査することは一般的なことである。検査は、ＩＣの最小構成要素の大きさの欠陥を検出することができる非常に感度のよい光学器械を用いた光学検査としてもよいし、或いはメモリの場合には、一つの小さなセル区域内に電気的な欠陥の箇所を発見することができる電気テストとしてもよい。検出される人工物は、損失をもたらす可能性のある欠陥が発生する箇所へ技術者を案内する。
【０００８】
ここで図１を参照すると、符号１２，１４，１６、及び１８の付された４つのダイスを有するウエハが示されている。符号の付されたダイスは、製造の間にウエハが検査される様子を示す。例えば、これらダイスのそれぞれは、ランダムに選ばれるか又はある理由に従い欠陥に対して検査される。
【０００９】
ここで図２を参照すると、図１に示されたダイスを検査することで生成された検査報告において観測された、仮説に基づいて収集された欠陥が示されている。線欠陥が図２のダイス１２に示されている。線欠陥はウエハ上の引っ掻きによって形成される可能性がある。図２のダイス１２，１４，及び１６にはまた、複数の「点」欠陥２２，２６，２８，３４，３６，及び３８が示されている。図２のダイス１１にはまた、大きな連続的な欠陥３０及び点欠陥のクラスター３２が示されている。
【００１０】
ここで従来技術の図３を参照すると、製造プロセスよりも後で同一ダイスの他の検査報告において観測される可能性のある欠陥４２〜６８が示されている。ダイスの輪郭は図示の目的でのみ図２及び図３に示されているのであって、標準的な欠陥検査報告において一般的に通用するものではない。
【００１１】
一つの層上に発生する欠陥は増殖する可能性があり、また製造及び検査プロセスの間に次のレベルで現れることもある。例えば、ポリシリコン層を洗浄した後に残る大きな汚染粒子が介在誘電層を介して侵入し、金属コンタクト層上に見られるかも知れない。欠陥の原因を正確に特定することができるようにこれら増殖する欠陥を識別することは重要である。
【００１２】
欠陥を発見した後、オーバレイ報告が生成されることもある。オーバレイ報告は、連続する層の検査からの欠陥が、該連続する層の検査で同一の箇所にあると報告される欠陥を識別する意向と一緒に表示される。しかしながら、各層の間の検査による報告された原点にはオフセットがあるということが経験的にわかっている。
【００１３】
ここで図４を参照すると、少なくとも２つの検査を実施した後に生成されたような典型的なオーバレイ報告が示されている。図４に示すように、欠陥の位置を報告するために用いられる座標系の原点におけるオフセットが、第２層のこれらの欠陥に対して不正確に配置されるべき一つの層から欠陥を引き起こす可能性がある。このオフセットは、集積回路の製造において繰り返して起こってきた問題であり、集積回路の構成要素のサイズが減少するにつれてウエハ上のダイスの数が増加し、この問題を正す必要性が増大している。
【００１４】
このように、オーバレイ検査報告が図４に示すように生成されるとき、増殖している欠陥は識別されない可能性がある。図４に示すように、欠陥クラスター３２及び６２から独立した点欠陥のみが選択される。互いがある臨界距離内にある欠陥のように相関のある欠陥を識別しようとする試みは、両方が第２検査に由来する一対の欠陥４８を誤って選択する。連続検査に由来する臨界距離内にある欠陥に基づいた、より洗練された相関アルゴリズムは、実際に欠陥に相関がいないときに相関があるように欠陥４５，２６を誤認するだろう。
【００１５】
したがって、各層の間で増殖する相関のある欠陥を正確に識別することができるように各検査の間において原点のオフセットを自動的に検出し、かつオーバレイ報告においてオフセットを修正するための方法が必要とされている。この発明はこれらオフセットを修正するための方法及び装置を提供する。
【００１６】
この発明の目的は、製造プロセスの間に相関のある欠陥が正確に識別されるようにオフセットを修正するための方法を提供することにある。この発明のさらなる目的は、欠陥のあるダイスが適切に処置され得るように製造プロセスの間に実施することのできる方法を提供することにある。
【００１７】
【課題を解決するための手段】
この発明は、集積回路の製造の間、相関のある欠陥を検出するための方法を提供する。一実施形態では、この発明の方法は異なる層から互いに所定の距離内にある複数の欠陥対を探す。各対の間のオフセットは計算され、欠陥対のオフセットがランダムに分布しているかを確認するために統計学に基づくアルゴリズムが実行される。オフセットがランダムに分布していない欠陥対の部分集合が存在する場合には、該欠陥対の部分集合は分離され、各層の間におけるオフセットを計算するために用いられる。
【００１８】
第２実施形態では、この発明の方法は、ｋに制限された標本を用いて検査されるダイスの大きさに等しい間隔に亘って、各層の間で複数の欠陥対を自動的に検索する。ここで、ｋは小さい整数、典型的には０から３の範囲の整数に制限される。ｋに制限された標本を用いると、クラスター化した欠陥によって引き起こされる問題を回避するのが確実になる。ひとたび欠陥対が上述の方法のどちらかによって選択されると、これら欠陥対は、対の各構成要素間のオフセットがランダムに分布するかを決定するよう検査される。もしランダムに分布していないならば、ランダムでない欠陥対の部分集合が孤立し、その場合には欠陥対の孤立した部分は２つの層の間のオフセットを計算するために用いられる。
【００１９】
本発明はさらに、この発明の実施形態が格納される、コンピュータで読み取り可能なメディアに関する。命令を検索するのに適したいかなるメディアもこの発明の範囲内にあるということが意図されている。例として、そのようなメディアは磁気、光学、又は半導体メディアの形態を取り得る。本発明はまた、この発明の実施形態を収容するデータ構造と、この発明の実施形態を収容するデータ構造の伝送とにも関する。
【００２０】
【発明の実施の形態】
通常の当業者は、この発明の次の記述が例示的なもののみであって限定的なものではないということを理解されたい。本発明の他の実施形態は、そのような当業者にとって直ちに連想されることである。
【００２１】
この発明を記述するにあたって、２つ又はそれ以上の層に対する操作の後にデータのインライン検査を利用することのできるウエハが選択されると考えられている。これらの説明において、２つの層上の各検査データ間における原点のオフセットを見つけるという問題が記述されている。この操作は２つ又はそれ以上の層を有するウエハに対して容易にかつ繰り返して適用することができる、ということは明らかである。加えて、この発明の方法は、２つよりも多くの検査データのセットを有するウエハに対しても適用することができる。
【００２２】
さらにその上、欠陥の座標と相関のある各欠陥の間の距離とはデカルト座標で記述されている。しかしながら、相関のある各欠陥の間の距離を極座標で記述してもよいこと、又は他の座標系を用いて記述してもよいことは当業者にとって明らかなことである。デカルト座標系は通常、検査プロセスを実施するために利用される機械が用いる。したがって、利用する上で最も便利な系なので、この発明はデカルト座標で記述する。
【００２３】
この発明の２つの独立した実施形態はここでは別々に記述されている。ここで図７を参照すると、この発明の第１の方法を表す機能フローチャートが示されている。
【００２４】
段階７１０において、この発明の方法は、Ｘ及びＹの最大値（Ｘｍａｘ及びＹｍａｘ）、例えば製造プロセスの間、各層の間で増殖する各欠陥の間のオフセットが取り得る最大値をセットすることで始まる。ユーザーによって選択された値Ｘｍａｘ及びＹｍａｘは、検査プロセスの間に利用された装置に依存して変わる可能性がある。装置の知識を有するオペレーターは、適切なＸｍａｘ及びＹｍａｘの値を選択する。例えば、オペレーターは経験からオフセットが通常６０マイクロメートルよりも小さいということを知っているかも知れない。
【００２５】
段階７２０において、内部層の欠陥が取り得る最小間隔Ｘｉｎｔ及びＹｉｎｔが定められる。欠陥に対する値Ｘｉｎｔ及びＹｉｎｔは、製造プロセスで利用される技術のスケールに依存している。構成要素の最小サイズが０．５マイクロメートルである技術の場合には、１０マイクロメートルよりも近い間隔にある同一の検査層上の複数の欠陥は、クラスター化した結果物であると考えられている。
【００２６】
使用時に、同一の検査層上の予めセットされたＸｉｎｔ及びＹｉｎｔの値よりも近くに一緒に配置された複数の欠陥は、原点のオフセット計算からは除外される。最小値はユーザーが選択することもできるし、あるいは次の式を用いて自動的に選択することもできる。
【数１】
Ｘｉｎｔ及びＹｉｎｔに対する制限は混乱を避けるために定められている。その混乱とは、一つの層上にある二つ又はそれ以上の欠陥が別の欠陥の上に重ねられ、それが次の層上に観察される際に生ずる可能性があるものである。
【００２８】
段階７３０において、データベースは、段階７１０及び段階７２０で予め選択された制限と一致する、中間層の全ての欠陥対に対して検索される。段階７３０のプロセスは、ウエハ上で少なくとも２つの検査が実施された後に実施されてもよい。予め選択された制限（Ｘｍａｘ，Ｙｍａｘ，Ｘｍｉｎ，Ｙｍｉｎ）を満足する全ての欠陥対を設定した後、これら欠陥対の座標におけるオフセットΔＸ及びΔＹが、後で使用するために計算されて蓄えられる。
【００２９】
段階７４０では、ある選ばれた確率を用いて段階７３０で計算されたオフセットがランダムに分布するかを確認する。例えば、この分布は、ランダムプロセスの結果として起こる観測された分布の確率が１％よりも小さいかを確認するために検査することができる。所望の結果を達成するために適用され得る統計計算を実行する多くの方法は当業者に公知となっている。例えば Ｍａｕｒｉｃｅ Ｇ． Ｋｅｎｄｅｌｌ ａｎｄ Ａｌａｎ Ｓｔｕａｒｔ， 「Ｔｈｅ Ａｄｖａｎｃｅｄ Ｔｈｅｏｒｙ ｏｆ Ｓｔａｔｉｓｔｉｃｓ」， Ｖｏｌ． ２ Ｉｎｆｅｒｅｎｃｅ ａｎｄ Ｒｅｌａｔｉｏｎｓｈｉｐ， Ｈａｆｎｅｒ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．， Ｎｅｗ Ｙｏｒｋ （１９６７） を参照。
【００３０】
この分布がランダムに発生したことが確認された場合には、本プロセスは、プロセスが停止する段階７９０へ進む。あるいは、この分布がランダムに発生したのではないと確認された場合には、本プロセスは段階７５０へ進む。
【００３１】
段階７５０では、座標の違いに対する「高密度区域」が、段階７３０のプロセスの結果として決定される。「高密度区域」とは、座標オフセット軸線上にそれぞれ見られる比較的高密度のオフセットがある領域を意味する。図５では、−８μｍから＋８μｍの範囲で起こる、比較的高密度のオフセットが見られる。図６では、同様のオフセットのクラスターが−４２μｍと−２８μｍとの間で観測されている。
【００３２】
ｘ座標及びｙ座標に対する、ウエハ上に見られる各対の間の距離のヒストグラムが、図５及び図６にそれぞれ示されている。ここで図５を参照すると、ウエハ１０で引き受けられた検査プロセスの間に生成され得る典型的なヒストグラムが示されている。図５に示すように、０と＋２μｍとの間の領域での差異の分布には、ピーク値５１０がある。
【００３３】
ここで図６を参照すると、ウエハ１００で引き受けられた検査プロセスの間に生成され得る典型的なヒストグラムが示されている。図６に示すように、−３６と−３４μｍとの間の領域での差異の分布には、ピーク値６１０がある。
【００３４】
複数の原因から生じる数多くの観測におけるばらつきは観測の数が増加するにつれておおよそガウス分布へ向かう傾向にある、ということを中心極限定理が保証するので、図５及び図６における高密度区域のそれぞれは、おおよそガウス分布を有する。
【００３５】
ここで図７、特に段階７５０を参照すると「高密度区域」を決定するための複数のヒューリスティックなアルゴリズムがある。例えば、座標の違いの範囲、Ｘｍａｘ、及びＹｍａｘはそれぞれ、複数の等しいセグメント、例えば１０セグメントに分割することができる。各セグメントへ落ち込む点の数はカウントされ、ｘ座標の差異及びｙ座標の差異に対するセグメントの範囲内に落ち込む点の最大数を収容する複数のセグメントが高密度区域の最も適当な箇所として選択される。
【００３６】
あるいは、プログラムは次の方程式を用いて、観測数が最大となる一組の間隔を検索することができる。
【数２】
上で与えられた方程式において、順番に配列された値ΔＸのセグメントに対して、ΔＸｕｐｐｅｒは大きな値、及びΔＸｌｏｗｅｒは小さな値をそれぞれ表す。ΔＹｕｐｐｅｒ及びΔＹｌｏｗｅｒはそれぞれ、順番に配列された値ΔＹのセグメントに対して大きい値及び小さい値を表す。上で述べられた２つの実施形態は単に現実的な例として示したに過ぎず、限定的な意味で考えるべきではない。当業者が良く理解するように、「高密度区域」を決定するために利用される多くの方法があり、その方法のそれぞれはここで述べられた本発明と共に利用することができる。
【００３８】
段階７６０では、高密度区域が同定された後、標準的な記述統計法、すなわち平均値、標準偏差、上及び下信頼限界、及び信頼区間に対する区間サイズが計算される。複数の平均値が２つの層の間の原点のオフセットの最高推定値として取られ、複数の信頼限界が「真の」オフセットがあると期待されている範囲内で同定される。この実施形態では、平均値は、直観的な訴え及び計算の簡便性の両方のために、「真の」オフセットの推定値として利用される。「真の」オフセットを定義するために他の計量を利用することができることは、通常の当業者には明らかであろう。例えば、中央値がオフセットの推定値として平均値よりも利用可能である。同様に、高密度区域の観測から「真の」オフセットを推定値するために最大限可能なアプローチを用いることができる。
【００３９】
段階７７０では計算されたオフセット及び信頼限界が、増殖するダイスとウエハ１００の他の欠陥とを決定するために用いることができるように、ユーザーに報告される。
【００４０】
段階７８０では、プロセスが終了し、処理される次のウエハで用いるためにリセットされる。
【００４１】
ここで図８を参照すると、この発明に係る第２の自動化された方法を表す機能フローチャートが示されている。図８において、オフセットを決定するための自動化された方法が述べられている。本プロセスは、ここではｋに制限されたサンプリングとして参照されている。ｋに制限されたサンプリングは、他の層にある２つの異なる欠陥のどちらかの上に置かれ得る一の層に欠陥が観測されたときに起こる混乱を回避するために適用されている。この発明のｋに制限されたサンプリングはＲ．Ａ．Ｆｉｓｈｅｒのｋ統計を用いて複雑にされるべきではない。
【００４２】
例えば、図４に見られるクラスター３２の構成要素及びクラスター６２の構成要素は、オフセットの計算を複雑にする可能性を有している。上述の方法では、同一の層上の各欠陥の間の最小間隔の制限は、クラスター化された欠陥３２，６２を計算から除去するために用いられる。この発明の自動化された実施形態では、Ｘｍａｘ及びＹｍａｘを選択する操作介入が削除される。
【００４３】
ここで図８を参照すると、段階８１０で、Ｘｍａｘ及びＹｍａｘの値が調査中のダイスの寸法となるように取られる。これらの値はデータベースから抽出される。複数の欠陥を混同する問題は、欠陥の数ｎｄが制限０≦ｎｄ≦ｋ、ここでｋは小さい整数、を満足するものに対して計算が実行されるダイスを制限することによって回避される。通常、ｋは３以下である。もしｋが１に等しいならば、混同の機会はゼロである。もし、例えばｋが２にセットされれば、ダイスに対してｎｄ＝２、増殖する欠陥はないと仮定することで、２又は４のランダムなΔＸ及びΔＹの対が、両方の層の上か又は２つの層のうち一層のみの上に２つの欠陥があるかに依存して、対の違いのリストへ追加される。もし欠陥のうちの一つが増殖するならば、異なる対のリストに追加された一つの対等な対と１又は３つのランダムな対とがあることになる。
【００４４】
この推論は、ｋ＝ｎのときに実行することができるが、「ノイズ」が「シグナル」を圧倒するように、ランダムの対となる可能性の数が対等な対となる可能性の数よりも速く増加することは明らかとなる。この理由のために、ｋの値は≦３となるように選択され、典型的にはオフセットを決定するときの第１トライに対して１となるように選択される。
【００４５】
段階８２０では、全ての欠陥対が、ウエハ上に堆積された２つの異なる層上の選択されたダイスで識別される。
【００４６】
段階８３０では、これら対のΔＸ及びΔＹが、上述のプロセスに従って決定される。
【００４７】
段階８４０では、新しく決定されたΔＸ及びΔＹが、ランダムに分布したかを確認するために検査される。もし対がランダムに分布したならば、プロセスは段階８９０へ進み、そこで本プロセスは停止する。あるいは、もし対がランダムに分布していないと確認されたならば、欠陥の増殖が観測され、本プロセスは段階８５０へ進む。
【００４８】
段階８５０では、値Ｘ及び値Ｙの両方に対して高密度区域が上述のように計算される。
【００４９】
段階８６０では、高密度区域を設定した後、本プロセスはオフセットの原点の推定値と本プロセスで上述されたような統計的な不確かさとを計算するために進む。
【００５０】
段階８７０では、オフセットと統計的な不確かさとがユーザーに表示される。
【００５１】
段階８８０で本プロセスは終了し、処理される次のウエハで使用するためにリセットされる。
【００５２】
上述されかつ図８で表現された自動化された方法が用いられたとき、差異が計算される対の数のサンプルサイズは、欠陥数の少ないダイスがほとんどない場合に小さい。これによりオフセットの推定値がより不確かになる可能性がある。
【００５３】
ここで述べられた方法のそれぞれは、独立して利用することができるか、あるいは同時に利用することができる。例えば、同一のデータを両方のプロセスに対して利用することができる。次いでユーザーは、最善の結果を与える計算されたオフセットを選択することができるか、又は準自動的なアプローチに対する入力としての自動的なアプローチの結果を利用することができる。
【００５４】
この発明の実施形態及び応用が示されかつ述べられたが、ここでの発明的な思想から逸脱することなく上述よりもさらなる多くの変形が可能であることは、当業者には明らかであろう。例えば、この発明は特定の数学的な方程式を用いることに関して詳細に説明されたが、ここで述べられたものの代わりに複数の方程式が用いられることは、当業者に理解されるべきである。したがって、本発明は特許請求の範囲の精神以外に限定されるべきではない。
【００５５】
この出願は、「集積回路の各検査層間におけるオーバレイ・オフセットの修正」と題する、２０００年９月１８日に提出された米国特許第６０／２３３，３４３号明細書と、２０００年１２月２２日に提出された米国特許第０９／７４７，４９７号明細書とに基づく優先権を主張する。
【図面の簡単な説明】
【図１】ダイスの配列への分割を示す従来技術のウエハを示す図である。
【図２】検査プロセスの間に検出される可能性のある欠陥を示す例示図である。
【図３】第２層がウエハ上に処理された後に検出される可能性のある欠陥を示す図である。
【図４】異なる層上に欠陥が確認されると少なくとも２つの検査が示した後に作成される可能性のあるオーバレイ報告を示す図である。
【図５】２つの層上に観測された各欠陥対の間で観測されたｘ方向に分布したオフセットを示す図である。
【図６】２つの層上に観測された各欠陥対の間で観測されたｙ方向に分布したオフセットを示す図である。
【図７】この発明の一方法の装置を示す機能フローチャートである。
【図８】この発明の第２の自動化された方法を示す機能フローチャートである。
【符号の説明】
７１０ 中間層の欠陥に対して最大間隔を選択する
７２０ 内部層の欠陥に対して最小間隔を選択する
７３０ 制限に一致する中間層の全ての対に対してデータベースを検索し、かつオフセットを計算する
７４０ オフセットはランダムに分布しているか？
７５０ ｘ及びｙオフセットに対して「高密度区域」を見つける
７６０ 「高密度区域」に対して記述統計データを計算する
７７０ オフセットの平均値及び信頼限界を報告する
７８０ 停止；プロセス完了
７９０ 停止；相関なし
Claims (15)
- 集積回路が堆積されたウエハの少なくとも２つの異なる欠陥検査を検査するために用いられる、座標系の各原点間のオフセットを決定するための方法であって、
集積回路ウエハの少なくとも２つの検査層上に位置する欠陥に対して位置データを収容するデータベースを構築する段階と；
中間層の欠陥に対して最大オフセットを定義する段階と；
内部層の欠陥に対して最小間隔を定義する段階と；
前記最小間隔よりも大きな間隔を有する全ての欠陥に対して、前記最大オフセットよりも小さなオフセットを有する中間層の複数の欠陥対を求めて前記データベースを検索する段階と；
中間層の各欠陥対に対して実際のオフセットを計算する段階と；
前記実際のオフセットがランダムに分布しているかを測定する段階と；
前記実際のオフセットがランダムに分布していない場合、前記実際のオフセットに対して高密度区域を決定する段階と；
前記少なくとも２つの層の各原点間におけるオフセットの推定値と前記実際のオフセットの前記推定値に対する信頼値とを発展させる段階と；
を含むことを特徴とする方法。 - 請求項１記載の方法において、
推定値を発展させる段階は、前記実際のオフセットの平均値を含むことを特徴とする方法。 - 請求項１記載の方法において、
推定値を発展させる段階は、前記実際のオフセットの中央値を含むことを特徴とする方法。 - 請求項１記載の方法において、
中間層の欠陥に対して最大オフセットを定義する段階は、中間層の欠陥に対する最大オフセットをｘ及びｙ座標に定義することであり；
内部層の欠陥に対して最小間隔を定義する段階は、内部層の欠陥に対する最小間隔をｘ及びｙ座標に定義することであり；
各欠陥対に対して実際のオフセットを計算する段階は、各欠陥対に対する実際のオフセットをｘ及びｙ方向に計算することであり；かつ
前記少なくとも２つの層の各原点間におけるオフセットの推定値をｘ及びｙ座標で発展させる；
ことを特徴とする方法。 - 請求項４記載の方法において、
ｘ方向の前記実際のオフセットは、第１の検査で報告された欠陥のｘ座標を、第２の検査で報告された欠陥のｘ座標から引くことによって計算することを特徴とする方法。 - 請求項４記載の方法において、
ｙ方向の前記実際のオフセットは、第１の検査で報告された欠陥のｙ座標を、第２の検査で報告された欠陥のｙ座標から引くことによって計算することを特徴とする方法。 - 請求項４記載の方法において、
前記高密度区域は、各座標のオフセットの範囲を等間隔に分割し、前記高密度区域におけるオフセットの数が最大となるように間隔を選択することによって決定することを特徴とする方法。 - 集積回路が堆積されたウエハの少なくとも２つの異なる欠陥検査を検査するために用いられる、座標系の各原点間のオフセットを決定するための方法であって、
集積回路ウエハの少なくとも２つの検査層上に位置する欠陥に対して位置データを収容するデータベースを構築する段階と；
ｋを５以下の整数として０≦ｎｄ≦ｋである複数の欠陥ｎｄを有する少なくとも一つのダイスを前記データベースから同定する段階と；
前記少なくとも一つのダイス上で中間層の全ての欠陥対を識別する段階と；
中間層の各欠陥対に対して実際のオフセットを計算する段階と；
前記実際のオフセットがランダムに分布しているかを測定する段階と；
前記実際のオフセットがランダムに分布していない場合、前記実際のオフセットに対して高密度区域を決定する段階と；
前記少なくとも２つの層の各原点間におけるオフセットの推定値と前記実際のオフセットの前記推定値に対する信頼値とを発展させる段階と；
を含むことを特徴とする方法。 - 請求項８記載の方法において、
ｋは３以下の整数であることを特徴とする方法。 - 請求項８記載の方法において、
推定値を発展させる段階は、前記実際のオフセットの平均値を含むことを特徴とする方法。 - 請求項８記載の方法において、
推定値を発展させる段階は、前記実際のオフセットの中央値を含むことを特徴とする方法。 - 請求項８記載の方法において、
各欠陥対に対して実際のオフセットを計算する段階は、各欠陥対に対する実際のオフセットをｘ及びｙ方向に計算することであり、かつ
前記少なくとも２つの層の各原点間におけるオフセットの推定値をｘ及びｙ座標で発展させる
ことを特徴とする方法。 - 請求項１２記載の方法において、
ｘ方向の前記実際のオフセットは、第１の検査で報告された欠陥のｘ座標を、第２の検査で報告された欠陥のｘ座標から引くことによって計算することを特徴とする方法。 - 請求項１２記載の方法において、
ｙ方向の前記実際のオフセットは、第１の検査で報告された欠陥のｙ座標を、第２の検査で報告された欠陥のｙ座標から引くことによって計算することを特徴とする方法。 - 請求項１２記載の方法において、
前記高密度区域は、各座標のオフセットの範囲を等間隔に分割し、前記高密度区域におけるオフセットの数が最大となるように間隔を選択することによって決定することを特徴とする方法。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US23334300P | 2000-09-18 | 2000-09-18 | |
| US60/233,343 | 2000-09-18 | ||
| US09/747,497 | 2000-12-22 | ||
| US09/747,497 US6586263B2 (en) | 2000-09-18 | 2000-12-22 | Correction of overlay offset between inspection layers in integrated circuits |
| PCT/US2001/027488 WO2002025724A2 (en) | 2000-09-18 | 2001-09-04 | Correction of overlay offset between inspection layers in integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004525499A true JP2004525499A (ja) | 2004-08-19 |
| JP4823473B2 JP4823473B2 (ja) | 2011-11-24 |
Family
ID=26926828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002529833A Expired - Lifetime JP4823473B2 (ja) | 2000-09-18 | 2001-09-04 | 集積回路における検査層間のオーバーレイ・オフセットの修正 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6586263B2 (ja) |
| EP (1) | EP1319247B1 (ja) |
| JP (1) | JP4823473B2 (ja) |
| CN (1) | CN1290166C (ja) |
| AT (1) | ATE397286T1 (ja) |
| AU (1) | AU8873701A (ja) |
| DE (1) | DE60134241D1 (ja) |
| TW (1) | TW507308B (ja) |
| WO (1) | WO2002025724A2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6780656B2 (en) * | 2000-09-18 | 2004-08-24 | Hpl Technologies, Inc. | Correction of overlay offset between inspection layers |
| US6787379B1 (en) * | 2001-12-12 | 2004-09-07 | Lsi Logic Corporation | Method of detecting spatially correlated variations in a parameter of an integrated circuit die |
| US7738693B2 (en) * | 2002-12-24 | 2010-06-15 | Lam Research Corporation | User interface for wafer data analysis and visualization |
| US7239737B2 (en) * | 2002-09-26 | 2007-07-03 | Lam Research Corporation | User interface for quantifying wafer non-uniformities and graphically explore significance |
| KR101127779B1 (ko) * | 2002-09-26 | 2012-03-27 | 램 리써치 코포레이션 | 웨이퍼 불균일성 및 그래픽적 탐색의 유의성을 정량화하기위한 유저 인터페이스 |
| US9330223B2 (en) * | 2012-09-28 | 2016-05-03 | International Business Machines Corporation | Optical rule checking for detecting at risk structures for overlay issues |
| US10504213B2 (en) | 2016-11-22 | 2019-12-10 | Kla-Tencor Corporation | Wafer noise reduction by image subtraction across layers |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422724A (en) | 1992-05-20 | 1995-06-06 | Applied Materials, Inc. | Multiple-scan method for wafer particle analysis |
| US5267017A (en) | 1992-05-20 | 1993-11-30 | Applied Materials, Inc. | Method of particle analysis on a mirror wafer |
| US5991699A (en) * | 1995-05-04 | 1999-11-23 | Kla Instruments Corporation | Detecting groups of defects in semiconductor feature space |
| US5828778A (en) * | 1995-07-13 | 1998-10-27 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for analyzing failure of semiconductor wafer |
| US5777901A (en) | 1995-09-29 | 1998-07-07 | Advanced Micro Devices, Inc. | Method and system for automated die yield prediction in semiconductor manufacturing |
| US5870187A (en) | 1997-08-08 | 1999-02-09 | Applied Materials, Inc. | Method for aligning semiconductor wafer surface scans and identifying added and removed particles resulting from wafer handling or processing |
| US6035244A (en) | 1997-10-22 | 2000-03-07 | Advanced Micro Devices, Inc. | Automatic defect reclassification of known propagator defects |
| JPH11243041A (ja) * | 1998-02-26 | 1999-09-07 | Mitsubishi Electric Corp | 品質管理システムおよび記録媒体 |
| WO2001098835A1 (en) * | 2000-06-19 | 2001-12-27 | Infineon Technologies North America Corp. | Method for determining overlay measurement uncertainty |
| US6423555B1 (en) * | 2000-08-07 | 2002-07-23 | Advanced Micro Devices, Inc. | System for determining overlay error |
-
2000
- 2000-12-22 US US09/747,497 patent/US6586263B2/en not_active Expired - Fee Related
-
2001
- 2001-09-04 JP JP2002529833A patent/JP4823473B2/ja not_active Expired - Lifetime
- 2001-09-04 AT AT01968493T patent/ATE397286T1/de not_active IP Right Cessation
- 2001-09-04 DE DE60134241T patent/DE60134241D1/de not_active Expired - Lifetime
- 2001-09-04 CN CN01818994.6A patent/CN1290166C/zh not_active Expired - Lifetime
- 2001-09-04 EP EP01968493A patent/EP1319247B1/en not_active Expired - Lifetime
- 2001-09-04 AU AU8873701A patent/AU8873701A/xx active Pending
- 2001-09-04 WO PCT/US2001/027488 patent/WO2002025724A2/en active Application Filing
- 2001-09-19 TW TW090123005A patent/TW507308B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE60134241D1 (de) | 2008-07-10 |
| WO2002025724A2 (en) | 2002-03-28 |
| CN1290166C (zh) | 2006-12-13 |
| AU8873701A (en) | 2002-04-02 |
| EP1319247B1 (en) | 2008-05-28 |
| WO2002025724A3 (en) | 2002-07-04 |
| CN1535475A (zh) | 2004-10-06 |
| EP1319247A2 (en) | 2003-06-18 |
| TW507308B (en) | 2002-10-21 |
| JP4823473B2 (ja) | 2011-11-24 |
| US20020102747A1 (en) | 2002-08-01 |
| US6586263B2 (en) | 2003-07-01 |
| ATE397286T1 (de) | 2008-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101448971B1 (ko) | 실제 결함들이 잠재적으로 조직적인 결함들인지 또는 잠재적으로 랜덤인 결함들인지를 결정하기 위한 컴퓨터-구현 방법들 | |
| US6797526B2 (en) | Method for manufacturing semiconductor devices and method and its apparatus for processing detected defect data | |
| TWI751306B (zh) | 缺陷偵測之方法及系統 | |
| US8811712B2 (en) | Defect inspection method and device thereof | |
| US20020121915A1 (en) | Automated pattern clustering detection for wafer probe maps | |
| US7512501B2 (en) | Defect inspecting apparatus for semiconductor wafer | |
| US6028664A (en) | Method and system for establishing a common reference point on a semiconductor wafer inspected by two or more scanning mechanisms | |
| JP2009520952A (ja) | 検査サンプル上で検出された欠陥分類のための方法とシステム | |
| JP2003007786A (ja) | 半導体基板の検査方法およびその装置 | |
| US20150042978A1 (en) | Setting Up a Wafer Inspection Process Using Programmed Defects | |
| US10719655B2 (en) | Method and system for quickly diagnosing, classifying, and sampling in-line defects based on CAA pre-diagnosis database | |
| US20100106447A1 (en) | Defect analyzing apparatus and defect analyzing method | |
| US7991497B2 (en) | Method and system for defect detection in manufacturing integrated circuits | |
| JP4823473B2 (ja) | 集積回路における検査層間のオーバーレイ・オフセットの修正 | |
| US6780656B2 (en) | Correction of overlay offset between inspection layers | |
| JP2005236094A (ja) | 半導体装置の製造方法、不良解析方法および不良解析システム | |
| JP2009206295A (ja) | 半導体欠陥検査装置、および半導体欠陥検査方法 | |
| EP1048956A2 (en) | Method and apparatus for analizing a semiconductor wafer manufacturing process | |
| JP2002057195A (ja) | 電子デバイスの検査における欠陥解析用データ作成方法、および、電子デバイスの検査データ解析システム | |
| CN117808750A (zh) | 晶圆缺陷密度的计算方法、存储介质和计算设备 | |
| Riley | Limitations to estimating yield based on in-line defect measurements | |
| CN114334685A (zh) | 晶圆的cdsem测量方法、装置及半导体器件 | |
| Skumanich et al. | Methodology of a short-loop yield analysis for defect impact studies |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080827 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080901 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080827 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110628 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110707 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110809 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110907 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4823473 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140916 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |