KR970005145B1 - 양자소자(量子素子)의 제조방법 - Google Patents

양자소자(量子素子)의 제조방법 Download PDF

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키요시 모리모토
마사하루 우다가와
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요시히코 히라이
쥬로 야스이
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마쯔시다덴기산교 가부시기가이샤
모리시타 요이찌
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Abstract

내용없음.

Description

양자소자(量子素子)의 제조방법
제1도는 본 발명의 제1실시예에 있어서의 양자소자의 제조방법을 표시한 사시도.
제2도는 본 발명의 제2실시예에 있어서의 양자소자의 제조방법을 표시한 사시도.
제3도는 본 발명의 제3실시예에 있어서의 양자소자의 제조방법을 표시한 사시도.
제4도는 본 발명의 제4실시예에 있어서의 양자소자의 제조방법을 표시한 사시도.
제5도는 본 발명의 제4실시예에 있어서의 양자소자의 제조방법을 표시한 사시도.
제6도는 본 발명의 제5실시예에 있어서의 양자소자의 제조방법을 표시한 사시도.
제7도는 본 발명의 제6실시예에 있어서의 양자소자의 제조방법을 표시한 사시도.
제8도는 본 발명의 제7실시예에 있어서의 양자소자의 제조방법을 표시한 사시도.
제9도는 본 발명의 제8실시예에 있어서의 양자소자의 제조방법을 표시한 사시도.
제10도는 본 발명의 제8실시예에 있어서의 양자소자의 제조방법을 표시한 사시도.
제11도는 본 발명의 제8실시예에 있어서의 양자소자의 제조방법을 표시한 사시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 질화막
3 : 산화막 4 : 제1의 홈
5 : 질화막 측벽 6 : 제2의 홈
7 : 열산화막 8 : A-A'단면에 있어서의 실리콘폭
9 : B-B'단면에 있어서의 실리콘폭 10 : 실리콘 세선(細線)
11: 네킹부 12 : 산화막
13 : 다결정실리콘 14 : 질화막
15 제1의 질화막 측벽 16 : 산화막
17 : 제1의 홈 18 : 제2의 질화막 측벽
19 : 제2의홈 20 : 열산화막
21 : 실리콘폭 22 : 실리콘폭
23 : 네킹부 24 : 실리콘세선
30 : 실리콘세선 31 : 네킹부
32 : 절연층 33 : 산화막
34 : 제어전극 35 : 다결정실리콘
36 : 제1의 전극 37 : 제2의 전극
38 : 산화막 40 : 실리콘기판
41 : 레지스트 42 : 판형상 실리콘
43 : 열산화막 44 : 난결정(單結晶)실리콘
45 : 실리콘산화물 50 : 실리콘기판
51 : 레지스트 52 : 홈
53 : 열산화막 54 : 단결정실리콘
60 : 판형상 실리콘 61 : 네킹부
62 : 열산화막 63 : 단결정실리콘
본 발명은 양자효과를 이용한 양자에 관한 것이다.
최근, 반도체장치의 진보에 따라, 고집적화, 디자인룰의 미세화가 진행되고 있다. 이와 같은 미세화의 진행에 의해, 종래의 트랜지스터 구조와는 다른, 새로운 소자구조의 개발의 필요성이 높아지고 있다. 이와 같은 신규소자로서 양자효과를 이용한 장치가 검토되어 오고 있다(일본국 전자정보통신학회지 Vol. 72, No 12, pp 1387∼1391,1989년 12월 참조).
양자효과를 야기하기 위해서는 전자의 파장정도의 오더의 치수를 가진 로트 또는 썬의 형성기술 및 그들을 결합하고, 회로를 구성하는 기술의 개발이 필요하게 된다.
본 발명과 같은 구조를 가징 양자소자에 대해서는 현재 제안되어 있지 않고, 여기서는 전적으로 새로운 구조의 양자소자를 제안하는 것이다.
본 발명의 양자효과를 얻을 수 있는 정도의 치수를 가진 양자소자를 간편하게 제작할 수 있는 방법을제공하는 것임.
본 발명의 양자소자의 제조방법은, 기판에 제1의 막종(膜種)으로 이루어진 제1마스크를 형성하는 제1공정과, 상기 제1마스크와 교차하는 제2의 막종으로 이루어진 제2마스크를 형성하는 제2공정과, 상기 제1마스크 및 제2마스크를 에칭마스크로해서 기판을 에칭해서 제1홈을 형성하는 제3공정과, 제1의 홈 내부주변에 제3의 종막으로 이루어진 측벽을 형성하는 제4공정과, 제2마스크를 제거하는 제5공정과, 제1마스크 및 상기측벽을 마스크로해서 기판을 에칭해서 제2의 홈을 형성하는 제6공정과, 노출기판 표면에 절연막형성을 행하는 제7공정을 행하는 것을 특징으로 하는 양자소자의 제조방법이다.
본 발명은 상기한 구성에 의해서, 양자효과를 얻을 수 있는 정도의 치수를 가진 양자소자의 제작이 가능하게 된다.
이하 본 발명의 제1실시예의 양자소자의 제조방법에 대해서, 도면을 참조하면서 설명한다.
제1도는 본 발명의 제1실시예에 있어서의 양자소자의 제조방법을 표시한 것이다. 제1도에 있어서, (40)은실리콘기판,(41)은 레지스트,(42)는 판형상실리콘 기판, (43)은 열산화막, (44)는 단결정실리콘이다. 이상과 같이 구성된 양자소자의 제조방법에 대해서 이하 그 제작순서에 대해서 설명한다.
제1도(a)에 있어서, 실리콘기판(40)상에 30nm의 폭을 가진 세선 형상을 가진 레지스트(41)를 형성한다.
제1도(b)에 있어서, 실리콘기판(40)의 레지스트(41)가 씌워져 있지 않은 부분을 드라이에칭에 의해 거의 수직형상으로 에칭하고, 100nm의 높이를 가진 판형상실리콘(42)를 형성한다.
제1도(c)에 있어서, 레지스트(41)를 제거한다.
제1도(d)에 있어서, 열산화를 행하고, 판형상 실리콘(42) 주변에 2nm의 두께를 가진 열산화막(43)을 형성한다. 제1도(e)에 있어서, 단결정실리콘(44)을 형성하고, 평탄화를 행한다.
제1도(e)에 있어서는, 단결정실리콘-2nm 터널산화막-30nm 두께 실리콘(기판)-2nm 터널산화막-단결정실리콘 구조가 형성되어 있다.
30nm의 두께를 가진 실리콘은 두께 방향으로 양자화되어 있으며, 2차원 구조를 가지고 있다. 또, 2nm두께의 산화막은 터널산화막으로서 충분히 얇고, 따라서 본 구조는 공명터널효과를 발현시키는데 충분한 3차원-2차원-3차원 구조를 가지고 있다.
이상과 같이 본 실시예에 의하면, 공명터널효과를 얻을 수 있는 정도의 치수를 가진 양자소자가 간편하게 제작가능한 양자소자의 제조방법을 얻을 수 있다.
또한, 본 실시예에 있어서, 판형상실리콘(42)에 열산화를 실시해서 산화막을 형성하고, 판형상실리콘(42)를 보다 얇게 해두는 것도 가능하다.
또한, 실시예에 있어서, 판형상실리콘(42)에 실리콘의 웨트에칭을 실시하고, 판형상실리콘(42)을 보다 얇게 해두는 것도 가능하다.
또한, 본 실시예에 있어서, 실리콘의 웨트에칭에 의한 박판화(薄板化)와, 열산화에 의한 박판화를 병용하여,판형상실리콘(42)를 보 얇게 해두는 것도 가능하다.
또한, 본 실시예에 의해 성형후, 제1도(e)에 표시한 y 방향으로 전자의 파장정도 이하의 폭을 가지고, x방향으로 간쪽 방향으로 가진 세선형상으로 가공하므로서, 1차원-0차원-1차원구조를 가지고, 공명터널효과를 얻을 수 있는 구조로 가공하는 것이 가능하게 된다.
다음에, 본 발명의 제2실시예의 양자소자의 제조방법에 대해서, 도면을 참조하면서 설명한다.
제2도는 본 발명의 제2실시예에 있어서의 양자소자의 제조방법을 표시한 것이다. 제2도에 있어서, (40)은 실리콘기판, (41)은 레지스트,(42)는 판형상실리콘,(45)는 실리콘산화물이다. 이상과 같이 구성된 양자소자의 제조방법에 대해서 이하 그 제작순서에 대해서 설명한다.
제2도(a)에 있어서, 실리콘기판(40)상에 30nm의 폭을 가진 세선형상을 가진 레지스트(41)를 형성한다.
제2도(b)에 있어서, 실리콘기판(40)의 레지스트(41)가 씌워져 있지 않은 부분을 드라이에칭에 의해 거의 수직형상으로 에칭하고, 100nm의 높이를 가진 판형상 실리콘(42)를 형성한다. 제2도(c)에 있어서, 레지스트(41)를 제거한다. 제2도(d)에 있어서, 실리콘산화물(45)을 형성하고, 판형상 실리콘(42)의 두부(頭部)가 표면에 나타나도록 평판화를 행한다.
제2도(d)에 있어서는, 30nm의 폭을 가진 실리콘은 폭방향으로 양자화되어 있으며, 2차원 구조를 가지고 있다.
따라서, 표면에 게이트산화막형성, 게이트전극형성을 행하므로서 판형상 실리콘(42) 두부에 반전층을 형성하고 깊이 방향으로 양자화하므로서 1차원 세선을 형성가능하게 된다.
이상과 같이 본 실시예에 의하면, 양자소자를 얻을 수 있는 정도의 치수를 가진 양자소자가 간편하게 제작가능한 양자소자의 제조방법을 얻을 수 있다.
이하 본 발명의 제3실시예의 양자소자으 제조방법에 대해서, 도면을 참조하면서 설명한다.
제3도는 본 발명의 제3실시예에 있어서의 양자소자의 제조방법을 표시한 것이다. 제3도에 있어서, (50)은 실리콘기판, (51)은 레지스트, (52)는 홈, (53)은 열산화막, (54)는 단결정실리콘이다.
이상과 같이 구성된 양자소자의 제조방법에 대해서 이하 그 제작순서에 대해서 설명한다.
제3도(a)에 있어서, 실리콘기판(50)상에 폭 30nm의 세선형상의 빈틈을 가진 레지스트(51)를 형성한다.
제3도(b)에 있어서, 실리콘기판(50)의 레지스트(51)가 씌워져 있지 않은 부분을 드라이에칭에 의해 거의 수직형상으로 에칭하고, 100nm의 깊이를 가진홈(52)을 형성한다. 제3도(c)에 있어서, 레지스트(51)를 제거한다. 제3도(d)에 있어서, 열산화를 행하고, 홈(52) 내부주변 2nm의 두께를 가진 열산화막(53)을 형성한다. 제3도(e) 에 있어서, 단결정실리콘(54)을 형성하여, 평탄화를 행한다.
제3도(e)에 있어서는, 단결정실리콘(기판)-2nm 터널산화막-30nm 두께 단결정실리콘-2nm 터널산화막-단결정실리콘(기판) 구조가 형성되어 있다.
30nm의 두께를 가진 실리콘은 두께방향으로 양자화되어 있으며, 2차원 구조를 가지고 있다. 또, 2nm 두께의 산화막은 터널화막으로서 충분히 얇고, 따라서 본 구조는 공명터널효과를 발현시키는데 충분한 3차원-2차원-3차원 구조를 가지고 있다.
이상과 같이 본 실시예에 의하면, 공명터널효과를 얻을 수 있는 정도의 치수를 가진 양자소자가 간편하게 제작가능한 양자소자의 제조방법을 얻을 수 있다.
또한, 본 실시예에 의해 성형후, 제3도(e)에 표시한 y방향으로 전자의 파장정도 이하의 폭을 가지고, x방향으로 긴쪽 방향을 가진 세선형상으로 가공하므로서, 1차원-0차원-1차원 구조를 가지고 공명터널효과를 얻을 수 있는 구조로 가공하는 것이 가능하게 된다.
다음에, 본 발명의 제4실시예의 양자소자의 제조방법에 대해서 도면을 참조하면서 설명한다.
제4도 및 제5도는 본 발명의 제4실시예에 있어서, 양자소자의 제조방법을 표시한 것이다. 제4도에 있어서, (1)은 실리콘기판, (2)는 질화막, (3)은 산화막, (4)는 제1의 홈, (5)는 질화막측벽이다. 제5도에 있어서, (6)은 제2의 홈, (7)은 열산화막, (8)은 제5도(a)에 있어서의 A-A' 단면에 있어서의 산화후의 실리콘폭, (9)는 제5도(a)에 있어서의 B-B' 단면에 있어서의 산화후의 실리콘폭이다. 이상과 같이 구성된 양자소자의 제조방법에 대해서 이하 그 제작순서에 대해서 설명한다.
제4도(a)에 있어서, 실리콘기판(1)상에 세선형상을 가진 질화막(2)을 형성하고 질화막(2)과 거의 직교하는 세선형상을 가진 산화막(3)을 형성한다. 제4도(b)에 있어서, 질화막(2) 및 산화막(3)을 마스크로해서 실리콘기판(1)을 드라이에칭기술을 사용해서 에칭을 행하여, 제1의 홈(4)을 형성한다. 제3도(c)에 있어서, 전체면에 질화막을 퇴적하고, 이방성에칭을 행하여서 질화막(2), 산화막(3), 제1의 홈(4)의 주변부에 질화막측벽(5)을 형성한다. 제5도(a)에 있어서, 질화막(2), 산화막(3), 및 질화막측벽(5)을 마스크로해서 실리콘기판(1)을 드라이에칭기술을 사용해서 에칭을 행하여, 제2의 홈(6)을 형성한다. 이때 제5도(a)에 있어서의 A-A'단면형상을 제5도(b)에 B-B'단면형상을 제5도(c)에 표시한다.
A-A'단면 즉 제4도(a)에 있어서 산화막(3)을 형성한 부분에 있어서는 제5도(b)와 같이 실리콘상에 질화막(2)이 있으며, 실리콘측벽부에는 아무것도 없는 형상이 된다. B-B'단면 즉 제4도(a)에 있어서 산화막(3)을 형성하고 있지 않은 부분에 있어서는 제5도(c)와 같이 실리콘상에 질화막(2), 실리콘측벽부에 질화막측벽(5)이 존재한다. 이것에 연산화처리를 실시해서, 열산화막(7)을 형성한다.
A-A'단면에 있어서는, 제5도(d)에 표시한 단면형상, B-B'단면에 있어서는 제5도(e)에 표시한 단면형상을 얻을 수 있다. 즉, A-A'단면에 있어서, 실리콘측벽부에 질화막측벽이 존재하지 않기 때문에 측벽부분으로부터 산화막형성이 진행하고, 제5도(d)에 표시한 바와같이 A-A'단면에 있어서의 실리콘폭(8)을 얻을 수 있다. B-B'단면에 있어서는 실리콘측벽부에 질화막측벽이 존재하기 때문에, 산화는 질화막측벽 아래부분으로부터 진행한다. 그래서 B-B'단면에 있어서의 실리콘폭(9)을 얻는다. 이때의 산화막, 질화막을 제외한 실리콘부분을 도시한 것을 제5도(f)에 표시한다. 즉, 네킹부(11)를 가진 실리콘세선(10)을 얻을 수 있다. 질화막(2) 및 산화막(3)의 치수가 양자효과를 얻을 수 있는 정도의 치수가 아닌 경우에 있어서도 본 실시예를 사용하면 네킹부(11)에 있어서 양자소자를 얻을 수 있는 정도의 작은 치수를 얻을 수 있다. 또, 질화막(2) 및 산화막(3)의 치수가 효과를 얻을 수 있는 정도의 치수인 경우 치수가 다른 부분을 가진 양자소자의 제조방법을 얻을 수 있다.
이상과 같이 본 실시예에 의하면, 양자소자를 얻을 수 있는 정도의 치수를 가진 양자소자가 간편하게 제작가능한, 양자소자의 제조방법을 얻을 수 있다.
또한, 본 실시예에 있어서, A-A'단면에 있어서의 실리콘폭(8)을 얻기 위하여, 열산화를 실시해서 열산화막(7)을 형성하는 대신에 실리콘의 웨트에칭을 행하고, A-A'단면에 있어서의 실리콘폭(8)을 얇게 하는 것도 가능하다.
또한, 본 실시예에 있어서, A-A'단면에 있어서의 실리콘폭(8)을 얻기 위하여, 열산화를 실시해서 열산화막(7)을 형성하는 대신에, 실리콘의 웨트에칭에 의한 박판화와, 열산화에 의한 박판화를 병용하는 것도 가능하다.
이하 본 발명의 제5실시예의 양자소자의 제조방법에 대해서, 도면을 참조하면서 설명한다.
제6도는 본 발명의 제5실시예에 있어서의 양자소자의 제조방법을 표시한 것이다.
제6도에 있어서, (1)은 실리콘기판, (60)은 판형상실리콘,(61)은 네킹부,(62)는 열산화막,(63)은 단결정실리콘이다. 이상과 같이 구성된 양자소자의 제조방법에 대해서 그 이하 그 제조순서에 대해서 설명한다.
제6도(a)에 있어서, 제4실시예에서 표시한 방법에 의해 실리콘기판(1)상에 네킹부(61)를 가진 판형상실리콘(60)이 형성되어 있다. 제6도(b)에 있어서, 열산화를 행하고, 판형상실리콘(60), 네킹부(61)의 주변에 2nm의 두께를 가진 열산화막(62)을 형성한다. 제6도(c)에 있어서, 단 결정실리콘(63)을 형성하고 평탄화를 행한다.
제6도(b)에 있어서는, x방향으로 단결정실리콘-2nm 터널산화막-네킹부(기판)-2nm 터널산화막-단결정실리콘구조가 형성되어 있다. 네킹부(61)는 두께방향 양자화되어 있으며, 2차원구조를 가지고 있다. 또, 2nm 두께의 산화막은 터널산화막으로서 충분히 얇고, 따라서, 본 구조는 공명터널효과를 발현시키는데 충분한 3차원-2차원-3차원구조를 가지고 있다.
본 실시예에 있어서는 네킹부(61)만이 두께방향의 양자화에 충분한 얇음을 가지고 판형상실리콘(60)의 그외의 부분이 양자화되어 않는 충분한 두께를 가지도록 설정하므로, 제6도(c)와 같이 판형상실리콘(60)의 주변전체면에 단결정실리콘(63)을 형성해도 공명터널이 발현하는 영역은 네킹부(61)부분에만 한정하는 것이 가능하게 된다. 따라서 단결정실리콘(63)을 형성하는데 있는데, 제조상의 제한이 완화된다. 또, 공명터널효과에 있어서의 양자우물을 0차원화하는데 있어서, 네킹부(61)의 y방향의 폭 및 z방향의 깊이에만 주의하는 것만으로 형성이 가능하게 된다. 이상과 같은 점에서, 본 실시예는 제1실시예에 비해서 뛰어나고 있다.
이상과 같이 본 실시예에 의하면, 공명터널효과를 얻을 수 있는 정도의 치수가 가진 양자소자가 간편하게 제자가능하게, 양자소자의 제조방법을 얻을 수 있다.
다음에 본 발명의 제6실시예의 양자소자의 제조방법에 대해서, 도면을 참조하면서 설명한다.
제7도는 본 발명의 제6실시예에 있어서의 양자소자의 제조방법을 표시한 것이다. 제7도에 있어서, (30)은 실리콘세선, (31)은 네킹부, (32)는 절연막, (33)은 산화막,(34)는 제어전극이다. 이상과 같이 구성된 양자소자의 제조방법에 대해서 이하 그 제작순서에 대해서 설명한다.
제7도(a)에 있어서, 본 발명의 제4실시예에 의해, 네킹부(31)를 가진 실리콘선(30)이 실리콘기판(1)상에 형성되어 있다. 제7도(b)에 있어서, 절연물을 형성하고, 실리콘세선(10)의 표면이 나오는 형상으로 가공해서, 절연층(32)을 얻는다. 제7도(c)에 있어서, 열산화를 행하고, 산화막(33)을 형성한다. 제7도(d)에 있어서, 다결정실리콘을 퇴적하고, 전극형상으로 가공해서 제어전극(34)을 형성한다. 본 실시예에 있어서, 세선과 산화막(33)을 게재해서 접속된 제어전극(34) 및 실리콘기판(1)의 저위를 제어하므로서 세션중에 공핍영역, 반전영역 또는 축적영역을 형성하는 것이 가능하다. 따라서, 세션양단부에 전극을 형성하고, 전위를 인가하므로서 전류를 흐르게 하는 것이 가능하며, 전류량을 제어전극(34)에 의해 제어가능하게 된다.
이상과 같이 본 실시예에 의하면, 양자소자가 간편하게 제작가능한 제조방법을 얻을 수 있다.
다음에, 본 발명의 제7실시예의 양자소자의 제조방법에 대해서 도면을 참조하면서 설명한다.
제8도는 본 발명의 제7실시예에 있어서의 양자소자 제조방법을 표시한 것이다. 제8도에 있어서, (1)은 실리콘기판, (30)은 실리콘세선, (31)은 네킹부, (35)는 다결정실리콘, (36)은 제1의 전극, (37)은 제2의 전극, (38)은 산화막이다. 이상과 같이 구성된 양자소자의 제조방법에 대해서 이하 그 제작순서에 대해서 설명한다.
제8도(a)에 있어서, 본 발명의 제4실시예에 의해, 네킹부(31)를 가진 실리콘세선(30)이 실리콘기판(1)상에 형성되어 있다. 제8도(b)에 있어서, 열산화를 행하여 산화막(38)을 형성한 후, 다결정실리콘(35)을 형성한다.
제8도(c)에 있어서, 다결정실리콘(35)을 이방성에칭하고, 소정의 형상으로 가공해서 제1의 전극(36), 제2의 전극(37)을 형성한다. 본 실시예에 있어서, 다결정실리콘으로 이루어진 제1의 전극(36)을 형성한다. 본 실시예에 있어서, 다결정실리콘으로 이루어진 제1의 전극(36), 산화막(38), 실리콘으로 이루어진 네킹부(31), 산화막(38), 제2의 전극(37)의 5층구조를 가진 양자소자가 형성된다. 본 구조에 의해 공명터널효과를 이용한 양자소자형성이 가능하게 된다.
이상과 같이 본 실시예에 의하면, 도전형-절연막-도전막-절연막-도전층의 5층구조를 가진 양자소자의 제조방법을 얻을 수 있다.
다음에, 본 발명의 제8실시예의 양자소자의 제조방법에 대해서, 도면을 참조하면서 설명한다.
제9도, 제10도 및 제11도는 본 발명의 제8실시예에 있어서의 양자소자의 제조방법을 표시한 것이다. 제9도에 있어서,(1)은 실리콘기판, (12)는 산화막(13)은 다결정실리콘, (14)는 질화막, (15)는 제1질화막측벽, (16)는 산화막이다. 제10도에 있어서, (17)은 제1의 홈, (18)은 제2질화막측벽, (19)는 제2의 홈이다. 제11도에있어서,(1)은 실리콘기판, (15)는 제1질화막측벽, (18)은 제2질화막측벽, (20)은 열산화막, (21),(22)는 실리콘폭, (23)은 네킹부, (24)는 실리콘세선이다. 이상과 같이 구성된 양자소자의 제조방법에 대해서 이하 그 제작순서에 대해서 설명한다.
제9도(a)에 있어서, 실리콘기판(1)상에 산화막(12) 형성후, 다결정실리콘(13) 및 질화막(14)을 형성하고, 소정의 형상으로 가공한다. 제9도(b)에 있어서, 질화막퇴적후, 이방성에칭에 의해서 질화막을 에칭하고, 다결정실리콘(13) 및 질화막(14) 측벽부에 제1질화막측벽(15)을 형성한다. 제9도(c)에 있어서, 산화막을 퇴적하고, 이방성에칭에 의해서 산화막을 에칭하고, 산화막(16)을 형성한다. 제10도(a)에 있어서 질화막(14), 산화막(16), 제1질화막측벽부(15)을 마스크로해서 실리콘기판의 에칭을 행하고, 제1의 홈(17)을 형성한다. 제10도(b)에 있어서 질화막퇴적 및 이방성에칭을 행하고, 질화막(14), 산화막(16), 질화막측벽(15) 및 제1이 홈(17)의 측벽에 제2질화막측벽(18)을 형성한다. 제10도(c)에 있어서 산화막(16)을 제거하고, 질화막(14), 제1질화막측벽(15) 및 제2질화막측벽(18)을 마스크로해서 실리콘에칭을 행하여, 제2홈(19)을 형성한다. 제10도(c) 에 있어서의 A-A'단면형상을 제11도(a)에 B-B'단면을 제11도(b)에 표시한다.
즉, A-A'단면에 있어서는 실리콘측벽부가 노출하고 있으며, B-B'단면에 있어서는 실리콘측벽부가 제2질화막측벽에 의해서 씌워져 있다. 제11도(c),(d)에 있어서, 열산화를 행하고, 열산화막(20)을 형성한다. 제1도(c)는 이때의 A-A'단면형상을 표시하고 있으며, 실리콘측벽부로부터 산화가 진행되고, 실리콘폭(21)을 가진 네킹부(23)를 얻는다. 제11도(d)는 B-B'단면형상을 표시하고 있으며 실리콘폭(21)보다도 큰 실리콘폭(22)을 가진 실리콘세선(24)을 얻는다.
본 실시예에 있어서는 네킹부(23) 및 실리콘세선(24)의 상부에 자체정합적으로 전극이 되는 다결정실리콘(13)이 존재하고 있으며, 네킹부 및 실리콘세선형성후에 전극을 형성할 필요가 없다고 하는 점에서 제4실시예에 비해서 뛰어나고 있다.
이상과 같이 본 실시예에 의하면, 양자효과를 얻을 수 있는 정도의 치수를 가진 전극을 가진 양자소자가간편하게 제작가능한 양자소자의 제조방법을 얻을 수 있다.
이상과 같이 본 발명은 양자효과를 이용한 양자소자의 제조방법을 얻을 수 있다.

Claims (16)

  1. 도전체재료에 소정형상의 에칭마스크를 형성하는 제1공정과, 상기 엣칭마스크로 씌워져 있지 않은 영역의 상기 도전체재료를 에칭해서 판형상의 도전체를 형성하는 제2공정과, 상기 판형상의 도전체의 주변의 전부 또는 일부에 절연막을 형성하는 제3공정과, 상기 판형상의 도전체 및 절연막의 주변의 전부 또는 일부에 도전체를 메워넣는 제4공정을 가진것을 특징으로 하는 양자소자의 형성방법.
  2. 제1항에 있어서, 상기 제2 공정 및 제3공정사이에, 판형상의 도전체를 박판화하는 공정이 들어가는 것을 특징으로 하는 양자소자의 형성방법.
  3. 도전체재료에 소정형상의 에칭마스크를 형성하는 제1공정과, 상기 에칭마스크로 씌워져 있지 않은 영역의 상기 도전체재료를 에칭해서 판형상의 도전체를 형성하는 제2공정과, 상기 판형상의 도전체의 주변전부 또는 일부에 절연물을 형성하는 제3공정을 가진 것을 특징으로 하는 양자소자의 형성방법.
  4. 제3항에 있어서, 상기 제2공정 및 제3공정 사이에, 판형상의 도전체를 박판화하는 공정이 들어가는 것을 특징으로 하는 양자소자의 형성방법.
  5. 도전체재료로 소정의 형상의 에칭마스크를 형성하는 제1공정과, 상기 에칭마스크로 씌워져 있지 않은 영역의 상기 도전체재료를 에칭해서 홈을 형성하는 제2공정과, 상기 홈내부의 주변전부 또는 일부에 절연막을 형성하는 제3공정과, 상기 홈내부에 도전체를 메워넣는 제4공정을 가진것을 특징으로 하는 양자소자의 형성방법.
  6. 도전체재료에 제1의 막종으로 이루어진 제1마스크를 형성하는 제1공정과, 상기 제1마스크와 교차하는, 제2의 막종으로 이루어진 제2마스크를 형성하는 제2공정과, 상기 제1마스크 및 제2마스크를 에칭마스크로 해서 기판을 에칭하여 제1의 홈을 형성하는 제3공정과, 제1의 홈 내부주변에 제3의 막종으로 이루어진 측벽을 형성하는 제4공정과, 제2마스크를 제거하는 제5공정과, 제1마스크 및 상기 측벽을 마스크로해서 기판을 에칭하여 제2의 홈을 형성하는 제6공정과, 제1마스크의 아래이고 상기 측벽에 의해 표면이 씌워져 있지 않은 영역의 도전체 재료의 일부를 제거 또는 비도체화하는 제7공정을 가진 것을 특징으로 하는 양자소자의 형성방법.
  7. 제6항에 있어서, 상기 제1마스크의 아래이고 상기 측벽에 의해 표면이 씌워져 있지 않은 영역의 도전체재료를 노출하는 제8공정과, 상기 노출한 도전체재료표면에 절연막형성을 행하는 제9공정과, 상기 절연막주변에 제2의 도전체형성을 행하는 제10공정을 가진 것을 특징으로 하는 양자소자의 형성방법.
  8. 제6항에 있어서, 상기 제7공정으로서 산화처리를 행하는 것을 특징으로 하는 양자소자의 형성방법.
  9. 제6항에 있어서, 상기 제7공정으로서 질화처리를 행하는 것을 특징으로 하는 양자소자의 형성방법.
  10. 제6항에 있어서, 상기 제7공정으로서 도전체의 웨트에칭을 행하는 것을 특징으로 하는 양자소자의 형성방법.
  11. 기판에 제1의 막을 형성하는 제1공정과, 제2의 막을 형성하는 제2공정과, 제1의 막 및 제2의 막을 소정형상의 제1마스크로 가공하는 제3공정과, 상기 제1마스크와 교차하는 제3의 막으로 이루어지는 제2마스크를 형성하는 제4공정과, 상기 제1마스크 및 제2마스크를 에칭마스크로해서 기판을 에칭하여 제1의 홈을 형성하는 제5공정과, 제1의 홈내부주변에 제4의 막으로 이루어지는 측벽을 형성하는 제6공정과, 제2마스크를 제거하는 제7공정과, 제1마스크 및 상기 측벽을 마스크로해서 기판을 에칭하여 제2의 홈을 형성하는 제8공정을 가진 것을 특징으로 하는 양자소자의 형성방법.
  12. 제11항에 있어서, 제9공정으로서 산화처리를 행하는 것을 특징으로 하는 양자소자의 형성방법.
  13. 제11항에 있어서, 제9공정으로서 질화처리를 행하는 것을 특징으로 하는 양자소자의 형성방법.
  14. 제11항에 있어서, 상기 기판으로서 실리콘기판, 제1의 막으로서 다결정실리콘 제2, 제4의 막으로서 질화막, 제3의 막으로서 산화막을 사용하고, 제9공정으로서 산화를 행하고, 다결정실리콘이 전극으로서 이용가능하게 되는 것을 특징으로 하는 양자소자의 형성방법.
  15. 청구범위 제6항 기재의 양자소자의 형성방법에 의해 형성후, 절연막을 형성하는 제1공정과, 제4의 막을 형성하는 제2공정과, 제4의 막을 소정형상으로 가공하는 제3공정을 가진 것을 특징으로 하는 양자소자의 형성방법.
  16. 청구범위 제6항 기재의 양자소자의 형성방법에 의해 형성후, 전체면 또는 그 일부에 절연물을 메워넣어서 표면을 내는 제1공정과 절연막형성을 행하는 제2공정과, 잔극형성을 행하는 제3공정으로 이루어지는 것을 특징으로 하는 양자소자의 형성방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5962863A (en) * 1993-09-09 1999-10-05 The United States Of America As Represented By The Secretary Of The Navy Laterally disposed nanostructures of silicon on an insulating substrate
US5659179A (en) * 1995-03-07 1997-08-19 Motorola Ultra-small semiconductor devices having patterned edge planar surfaces
US5945687A (en) * 1995-11-30 1999-08-31 Matsushita Electric Industrial Co., Ltd. Quantization functional device, quantization functional apparatus utilizing the same, and method for producing the same
JPH09312378A (ja) * 1996-03-19 1997-12-02 Fujitsu Ltd 半導体装置及びその製造方法
US6091077A (en) 1996-10-22 2000-07-18 Matsushita Electric Industrial Co., Ltd. MIS SOI semiconductor device with RTD and/or HET
US5945686A (en) * 1997-04-28 1999-08-31 Hitachi, Ltd. Tunneling electronic device
FR2791474B1 (fr) * 1999-03-26 2001-06-08 Centre Nat Rech Scient Detecteur infrarouge semi-conducteur et son procede de fabrication
GB0109782D0 (en) * 2001-04-20 2001-06-13 Btg Int Ltd Nanoelectronic devices and circuits
KR102608959B1 (ko) * 2017-09-04 2023-12-01 삼성전자주식회사 2차원 물질을 포함하는 소자

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4912531A (en) 1984-06-29 1990-03-27 Texas Instruments Incorporated Three-terminal quantum device
US5032877A (en) * 1984-07-02 1991-07-16 Texas Instruments Incorporated Quantum-coupled ROM
US4959696A (en) * 1985-08-23 1990-09-25 Texas Instruments Incorporated Three terminal tunneling device and method
US4751194A (en) * 1986-06-27 1988-06-14 American Telephone And Telegraph Company, At&T Bell Laboratories Structures including quantum well wires and boxes
US4780749A (en) * 1986-07-01 1988-10-25 Hughes Aircraft Company Double barrier tunnel diode having modified injection layer
JP2531655B2 (ja) * 1987-01-16 1996-09-04 株式会社日立製作所 半導体装置
JPS63316484A (ja) * 1987-06-19 1988-12-23 Fujitsu Ltd 量子効果半導体装置
US4926232A (en) * 1987-09-02 1990-05-15 Nec Corporation Resonant-tunneling bipolar transistor
NL8703119A (nl) * 1987-12-23 1989-07-17 Philips Nv Element voor toepassing in een elektrische schakeling.
DE3810768A1 (de) * 1988-03-30 1989-10-12 Licentia Gmbh Steuerbarer elektrischer leiter
EP0394757B1 (de) * 1989-04-27 1998-10-07 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. Halbleiterstruktur mit einer 2D-Ladungsträgerschicht und Herstellungsverfahren
US5233205A (en) * 1989-09-25 1993-08-03 Hitachi, Ltd. Quantum wave circuit
JPH03196573A (ja) * 1989-12-26 1991-08-28 Hitachi Ltd 半導体装置

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