KR970005020B1 - 낮은 공급 전압에서 동작가능한 아날로그 곱셈기 - Google Patents

낮은 공급 전압에서 동작가능한 아날로그 곱셈기 Download PDF

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Abstract

내용없음.

Description

낮은 공급 전압에서 동작가능한 아날로그 곱셈기
제1도는 종래의 아날로그 곱셈기의 회로도.
제2도는 본 발명의 제2실시예에 따른 아날로그 곱셈기의 회로도.
제3도는 제2도에 도시된 아날로그 곱셈기의 동작을 설명하기 위한 그래프.
제4도는 본 발명의 제2실시예에 따른 아날로그 곱셈기의 회로도.
* 도면의 주요부분에 대한 부호의 설명
Io : 전류원 I : 전류
Q : 트랜지스터 R : 저항기
S1,S2 : 스테이지 회로 T : 단자
V : 전압 VSC : 전압 공급 회로
본 발명은 출력 신호로서 2개의 입력 신호의 곱을 생성하기 위해 일차 및 이차 아날로그 신호를 수신하기 위한 아날로그 곱셈기(analog Multiplier)에 관한 것이다.
이후에 더 상세하게 설명되는 방식으로, 종래의 아날로그 곱셈기는 제1스테이지 회로, 제2스테이지 회로 및 전류원을 포함한다. 제1스테이지 회로는 제1 및 제2트랜지스터의 일차쌍과 제3 및 제4트랜지스터의 이차쌍을 포함한다. 제2스테이지 회로는 제5 및 제6트랜지스터의 3차쌍을 포함한다.
일차 아날로그 입력 신호는 일차 전압을 갖는다. 이차 아날로그 입력 신호는 이차 전압을 갖는다. 제1스테이지 회로에는 일차 전압이 공급된다. 제2스테이지 회로에는 이차 전압이 공급된다. 결과적으로, 이러한 종래의 아날로그 곱셈기는 서로 직접적으로 접속되는 제1 및 제2스테이지 회로를 포함한다. 결과적으로, 이러한 종래의 아날로그 곱셈기는 낮은 공급 전압에서 동작가능하지 않다.
그러므로 본 발명의 목적은 낮은 공급 전압에서 동작가능한 아날로그 곱셈기를 제공하기 위한 것이다.
본 발명의 다른 목적은 후술되는 상세한 설명으로부터 명백하게 될 것이다.
본 발명의 한 측면에 따라 (A) 제1입력 단자에 접속된 베이스 전극과 제1출력 단자에 접속된 콜렉터 전극을 갖는 제1트랜지스터 및 제2입력 단자에 접속된 베이스 전극과 제2출력 단자에 접촉된 콜렉터 전극을 갖는 제2트랜지스터의 일차 트랜지스터쌍, (B) 제3입력 단자에 접속된 베이스 전극과 제2출력 단자에 접속된 콜렉터 전극을 갖는 제3트랜지스터 및 제4입력 단자에 접속된 베이스 전극과 제1출력 단자에 접속된 콜렉터 전극을 갖는 제4트랜지스터의 이차 트랜지스터쌍 및 (C) 제1내지 제4트랜지스터의 에미터 전극들에 접속된 전류원을 포함하는 아날로그 곱셈기가 제공된다.
본 발명의 다른 측면에 따라, 일차 출력 전류 및 이차 출력 전류를 제공하기 위해 V1인 일차 전압을 갖는 일차 압력 아날로그 신호 및 V2인 이차 전압을 갖는 이차 입력 아날로그 신호를 수신하는 아날로그 곱셈기가 제공된다. 아날로그 곱셈기는 (A) 제1입력 단자에 접속된 베이스 전극과 일차 출력 전류가 공급되는 제1출력 단자에 접속된 콜렉터 전극을 갖는 제1트랜지스터 및 제2입력 단자에 접속된 베이스 전극과 이차 출력 전류가 공급되는 제2출력 단자에 접속된 콜렉터 전극을 갖는 제2트랜지스터의 일차 트랜지스터쌍, (B) 제3입력 단자에 접속된 베이스 전극과 제2출력 단자에 접속된 콜렉터 전극을 갖는 제3트랜지스터 및 제4입력 단자에 접속된 베이스 전극과 제1출력 단자에 접속된 콜렉터 전극을 갖는 제4트랜지스터의 이차 트랜지스터쌍, (C) 제1내지 제2트랜지스터의 에미터 전극들에 접속된 전류원 및 (D) V1및 V2의 일차 및 이차 전압에 응답하여, 제1 내지 제4입력 단자에 각각 (1/2)V1, (-1/2)V1, {(1/2)V1-V2} 및 {(-1/2)V1-V2}의 제1내지 제4전압을 공급하기 위해 (1/2)V1인 제1전압, (-1/2)V1인 제2전압, {(1/2)V1-V2}인 제3전압 및 {(01/2)V1-V2}인 제4전압을 생성하도록 제1 내지 제4입력 단자에 접속된전압 공급 회로를 포함한다.
제1도를 참조하여, 종래의 아날로그 곱셈기가 본 발명의 더 나은 이해를 위해 설명될 것이다. 종래의 아날로그 곱셈기는 제1스테이지 회로(S1), 제2스테이지 회로(S2) 및 Io의 전류를 갖는 잔류원(Io)를 포함한다. 제1스테이지 회로(S1)은 일차 트랜지스터쌍(Q43 및 Q44) 및 이차 트랜지스터쌍(Q45 및 Q46)을 포함한다.
트랜지스터(Q43)은 입력단자(T31)에 접속된 베이스 전극 및 이차 출력 단자(T43)에 접속된 콜렉터 전극을 갖는다. 트랜지스터(Q44)는 입력 단자(T32)에 접속된 베이스 전극 및 이차 출력 단자(T34)에 접속된 콜렉터 전극을 갖는다. 트랜지스터(Q45)는 입력 단자(T32)에 접속된 베이스 전극 및 일차 출력 단자(T33)에 접속된 콜렉터 전극을 갖는다. 트랜지스터(Q46)은 입력단자(T31)에 접속된 베이스 전극 및 이차 출력단자(T34)에 접속된 콜렉터 전극을 갖는다.
제2스테이지 회로(S2)는 3차 트랜지스터쌍(Q41 및 Q42)를 포함한다. 트랜지스터(Q41)은 입력단자(T36)에 접속된 베이스 전극 및 트랜지스터(Q43 및 Q44)의 에미터 전극들에 접속된 콜렉터 전극을 갖는다. 트랜지스터(Q42)는 입력단자(T37)에 접속된 베이스 전극 및 트랜지스터(Q45 및 Q46)에 접속된 콜렉터 전극을 갖는다. 전류원(Io)는 트랜지스터(Q41 및 Q42)의 에미터 전극들에 접속된다.
제1스테이지 회로(S1)에는 V41의 전압을 갖는 제1입력 아날로그 신호가 공급된다. 특히, 입력단자(T31 및 T32)에는 V41의 전압이 공급된다. 제2스테이지 회로(S2)에는 V42의 전압을 갖는 제2입력 아날로그 신호가 공급된다. 특히, 입력단자(T36 및 T37)에는 V42의 전압이 공급된다.
아날로그 곱셈기에 제1 및 제2입력 아날로그 신호가 공급될 때, 일차 출력 단자(T33)에는 Ic43-45의 제1출력 전류가 공급된다. 또한, 이차 출력단자(T34)에는 IC44-46의 제2출력 전류가 공급된다. 트랜지스터(Q43)의 콜렉터 전극에는 IC43의 전류가 공급된다. 트랜지스터(Q44)의 콜렉터 전극에는 IC44의 전류가 공급된다. 트랜지스터(Q45)의 콜렉터 전극에는 IC45의 전류가 공급된다. 트랜지스터(Q46)의 콜렉터 전극에는 IC46의 전류가 공급된다. 트랜지스터(Q41)의 콜렉터 전극에는 IC41의 전류가 공급된다. 트랜지스터(Q42)의 콜렉터 전극에는 IC42의 전류가 공급된다.
제1도에서, 트랜지스터(Q41 내지 Q46)의 각각의 에미터 전류가 IE로 표시된다고 가정하면, IE는 아래의 식(1)에 의해 정의된다.
식(1)에서, IS는 포화 전류를 나타내고, K는 볼쯔만 상수, q는 단위 전하, VEE는 베이스 전극과 각각의 트랜지스터(Q41 내지 Q46)의 에미터 전극 사이의 전압 및 T는 절대 온도를 나타낸다.
식(1)에서, VT가 kT/q와 같다고 가정될 것이다. 이 경우, exp(VBE/VT)는 1보다 크다. 결과적으로, 식(1)은 다음과 같이 다시 쓸 수 있다.
이 경우, IC43,IC44,IC45,IC46,IC41및 IC42는 각각 아래의 식(3),(4),(5),(6),(7) 및 (8)로 나타내어진다.
식(3)내지 (8)에서, αF는 각각의 트랜지스터(Q41 내지 Q46)에서의 DC공통 베이스 전류 이득 팩터를 나타낸다.
IC43,IC44,IC45및 IC46은 식(3) 내지 (6)의 IC42에 식(7) 및 (8)을 대입함으로써 다음식(9),(10),(11) 및 (12)로 다시 쓰여진다.
결과적으로, IC43-45와 IC44-46사이의 전류차(I')는 다음식(13)으로 표현된다.
식(13)에서, 각각의 V41및 V42가 2VT보다 작다고 가정될 것이다. 이 경우, 식(13)은 다음과 같이 다시 쓰여진다.
이러한 종래의 아날로그 곱셈기는 V41및 V42의 전압이 공급되는 제1 및 제2스테이지 회로(S1 및 S2)를 포함한다. 결과적으로, 종래의 아날로그 곱셈기에는 V41과 V42의 곱이 공급된다. 결과적으로, 종래의 아날로그 곱셈기는 낮은 공급전압에서 동작가능하지 않다.
제2도를 참조하여, 본 발명의 제1실시에에 따른 아날로그 곱셈기가 설명될 것이다. 유사 부분은 동일한 참조 번호로 표시된다.
아날로그 곱셈기는 일차 트랜지스터상(Q1 및 Q2), 이차 트랜지스터상(Q3 및 Q4) 및 전류원(IO)를 포함한다. 트랜지스터(Q1)은 입력단자(T1)에 접속된 베이스 전극 및 출력 단자(T5)에 접속된 콜렉터 전극을 갖는다. 트랜지스터(Q2)는 입력단자(T2)에 접속된 베이스 전극 및 출력단자(T6)에 접속된 콜렉터 전극을 갖는다.
트랜지스터쌍(Q3)은 출력단자(T3)에 접속된 베이스 전극 및 출력단자(T6)에 접속된 콜렉터 전극을 갖는다. 트랜지스터쌍(Q4)는 입력단자(T4)에 접속된 베이스 전극 및 출력 단자(T5)에 접속된 콜렉터 전극을 갖는다. 전류원(IO)는 트랜지스터(Q1,Q2,Q3, 및 Q4)의 에미터 전극들에 접속된다. 아날로그 곱셈기는 각각 0레벨의 기준 전압을 갖는 2개의 기준단자(T8 및 T9)를 갖는다.
(1/2)V1의 전압은 입력 단자(T1)과 기준단자(T8)사이에 공급된다. 즉, 입력단자(T1)에는 (1/2)V1의 전압이 공급된다. (-1/2)V1의 전압은 입력단자(T2)와 기준단자(T8) 사이에 공급된다. 즉, 입력단자(T2)에는 (-1/2)V1의 전압이 공급된다. {(1/2)V1-V2}의 전압은 입력단자(T3)과 기준단자(T9)사이에 인가된다. 즉, 입력단자(T3)에는 {(1/2)V1-V2}의 전압이 공급된다. {(-1/2)V1-V2}의 전압은 입력단자(T4)와 기준단자(T9) 사이에 인가된다. 즉, 입력단자(T4)에는 {(-1/2)V1-V2}의 전압이 인가된다.
입력단자(T1,T2,T3 및 T4)에 (1/2)V1, (-1/2)V1, {(1/2)V1-V2} 및 {(-1/2)V1-V2}의 전압이 공급될 때, 출력단자(T5 및 T6)에는 각각 IL및 IR의 출력 전류가 공급된다.
제2도에서, 트랜지스터(Q1,Q2,Q3 및 Q4)의 IC1,IC2,IC3및 IC4의 전류는 아래의 식(15),(16),(17) 및 (18)에 의해 표현된다.
제2도에서, 트랜지스터(Q1,Q2,Q3 및 Q4)가 전류원(IO)에 의해 구동되므로, IC1,IC2,IC3,IC4및 IO의 관계식은 다음식(19)로 주어진다.
식(19)의 IC1,IC2,IC3및 IC4에 식(15) 내지 (18)을 대입함으로써 다음식(20)이 주어진다.
결과적으로, IL및 IR사이의 전류차(I)는 아래의 식(21)로 표현된다.
다음 식(22)는 식(21)의 ISexp(VBE)/(VT)에 식(20)을 대입하여 얻어진다.
αF가 1가 거의 같기 때문에, αF는 αF 2과 거의 같다. 결과적으로, 식(13)과 (22)를 비교함으로써I가I'와 거의 같다는 것이 이해될 것이다.
제3도를 참조하면, 특성 곡선(A,B,C 및 D)가 본 발명의 아날로그 곱셈기내의 입력 신호와 출력신호 사이의 관계의 특성을 나타낸다. 제2도에 도시된 특성은 제1도에 도시된 종래의 아날로그 곱셈기의 특성과 거의 동일하다.
제4도를 참조하여, 본 발명의 제2실시예에 따른 아날로그 곱셈기가 설명시된다. 유사 부분은 동일한 참조 번호로 표시된다.
아날로그 곱셈기는 트랜지스터(Q1 내지 Q2), 전류원(IO) 및 전압 공급 회로(VSC)를 포함한다. 전압 공급회로(VSC)는 트랜지스터(Q5 내지 Q13), 제1 및 제2저항기(R) 및 각각 I1(I1=1/2IO)의 전류를 갖는 제1내지 제3전류원(I1)을 포함한다.
입력 단자(T1)은 제1입력 단자(T11)에 접속된다. 입력 단자(T2)는 제2입력단자(T12)에 접속된다. 트랜지스터(Q5)는 제3입력단자(T13)에 접속된 베이스 전극을 갖는다.
아날로그 곱셈기에는 V1의 전압을 갖는 제1입력 아날로그 신호 및 V2의 전압을 갖는 제2입력 아날로그 신호가 공급된다. 특히, 제1 및 제2입력단자(T11 및 T12)에는 V1의 전압이 공급된다. 제3 및 제4입력 단자(T13 및 T14)에는 V2의 전압이 공급된다.
트랜지스터(Q5)의콜렉터 전극은 트랜지스터(Q7 및 Q9)의 콜렉터 전극들 및 트랜지스터(Q11,Q12 및 Q13)의 에미터 전극들에 접속된다. 트랜지스터(Q5 및 Q6)의 에미터 전극들은 제1전류원(I1)에 접속된다. 트랜지스터(Q7 및 Q8)의 에미터 전극들은 제2전류원(I1)에접속된다. 트랜지스터(Q9 및 Q10)의 에미터 전극은 제3전류원(I1)에 접속된다. 트랜지스터(Q6)의 콜렉터 전극은 트랜지스터(Q11)의 콜렉터 전극에 접속된다. 트랜지스터(Q7)의 베이스 전극은 입력단자(T1) 및 제1입력단자(T11)에 접속된다. 트랜지스터(Q8)은 입력단자(T3)에 접속된 베이스 전극 및 트랜지스터(Q13)의 콜렉터 전극과 입력 단자(T3)에 접속된 콜렉터 전극을 갖는다.
트랜지스터(Q9)는 입력 단자(T2) 및 제2입력 단자(T12)에 접속된 베이스 전극을 갖는다. 트랜지스터(Q10)은 입력 단자(T4)에 접속된 베이스 전극 및 트랜지스터(Q12)의 콜렉터 전극와 입력 단자(T4)에 접속된 콜렉터 전극을 갖는다. 트랜지스터(Q11)은 트랜지스터(Q13)의 베이스 전극 및 트랜지스터(Q6)의 콜렉터 전극에 접속된 베이스 전극을 갖는다.
출력 단자(T5)는 제1저항기(R)을 통해 트랜지스터(Q12 및 Q13)의 에미터 전극들의 노드에 접속된다. 출력 단자(T6)은 제2저항기(R)을 통해 트랜지스터(Q12 및 Q13)의 에미터 전극들의 노드에 접속된다. 제1출력단자(T15)는 출력단자(T1)에 접속된다. 제2출력 단자(T16)는 출력 단자(T6)에 접속된다.
전압 공급 회로(VSC)는 V1및 V2의 전압을 수신하고, 입력단자(T1,T2,T3 및 T4)에 각각 (1/2)V1, (-1/2)V1, {(1/2)V1-V2} 및 {(-1/2)V1-V2}의 전압을 공급하기 위해 (1/2)V1, (-1/2)V1, {(1/2)V1-V2} 및 {(-1/2)V1-V2}의 전압을 생성한다. 입력단자(T1,T2,T3 및 T4)에 (1/2)V1, (-1/2)V1, {(1/2)V1-V2} 및 {(-1/2)V1-V2}의 전압이 공급될 때, 출력단자(T5 및 T6)에는 각각 IL및 IR의 출력 전류가 공급된다. 또한, VO의 출력전압이 제1 및 제2출력단자(T15 및 T16)사이에 발생한다. VO의 전압은I, 즉(V1-V2)에 비례한다.

Claims (2)

  1. 제1입력단자 접속된 베이스 전극과 제1출력 단자에 접속된 콜렉터 전극을 갖는 제1트랜지스터 및 제2입력 단자에 접속된 베이스 전극과 제2출력 단자에 접속된 콜렉터 전극을 갖는 제2트랜지스터의 일차 트랜지스터쌍, 제3입력 단자에 접속된 베이스 전극과 상기 제2출력 단자에 접속된 콜렉터 전극을 갖는 제3트랜지스터 및 제4입력 단자에 접속된 베이스 전극과 상기 제1출력단자에 접속된 콜렉터 전극을 갖는 제4트랜지스터의 이차 트랜지스터쌍 및 상기 제1 내지 상기 제4트랜지스터의 에미터 전극들에 접속된 전류원을 포함하는 것을 특징으로 하는 아날로그 곱셈기.
  2. 일차 출력 전류 및 이차 출력 전류를 생성하기 위해 V1의 일차 전압을 갖는 일차 입력 아날로그 신호 및 V2의 이차 전압을 갖는 이차 입력 아날로그 신호를 수신하기 위한 아날로그 곱셈기에 있어서, 제1입력 단자에 접속된 베이스 전극과 상기 일차 출력 전류가 공급되는 제1출력 단자에 접속된 콜렉터 전극을 갖는 제1트랜지스터 및 제2입력 단자에 접속된 베이스 전극과 상기 이차 출력 전류가 공급되는 제2출력 단자에 접속된 콜렉터 전극을 갖는 제2트랜지스터의 일차 트랜지스터쌍, 제3입력 단자에 접속된 베이스 전극과 상기 제2출력 단자에 접속된 콜렉터 전극을 갖는 제3트랜지스터 및 제4입력 단자에 접속된 베이스 전극과 상기 제1출력 단자에 접속된 콜렉터 전극을 갖는 제4트랜지스터의 이차 트랜지스터쌍, 상기 제1 내지 상기 제4트랜지스터의 에미터 전극들에 접속된 전류원 및 V1및 V2의 상기 일차 및 상기 이차 전압에 응답하여, 상기 제1 내지 상기 제4입력 단자에 각각 (1/2)V1, (-1/2)V1, {(1/2)V1-V2} 및 {(-1/2)V1-V2}의 제1내지 제4전압을 공급하기 위해 (1/2)V1인 제1전압, (-1/2)V1인 제2전압, {(1/2) V1-V2}인 제3전압 및 {(-1/2)V1-V2}인 제4전압을 생성하도록 상기 제1 내지 상기 제4입력 단자에 접속된 전압 공급 회로를 포함하는 것을 특징으로 하는 아날로그 곱셈기.
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