JPH09298423A - バイポーラマルチプライヤ - Google Patents
バイポーラマルチプライヤInfo
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- JPH09298423A JPH09298423A JP8312988A JP31298896A JPH09298423A JP H09298423 A JPH09298423 A JP H09298423A JP 8312988 A JP8312988 A JP 8312988A JP 31298896 A JP31298896 A JP 31298896A JP H09298423 A JPH09298423 A JP H09298423A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
Abstract
(57)【要約】
【課題】半導体集積回路上に形成され、低電圧で動作
し、一方の入力電圧範囲に、または両方の入力電圧範囲
に、好ましくは１ＶP-P程度の完全に線形な入力電圧範
囲を持つバイポーラマルチプライヤの提供。 【解決手段】第１の差動入力信号が印加される２対ずつ
の出力対を持つ電圧−電流（Ｖ−Ｉ）変換回路と、各対
に第２の差動入力信号が印加され、前記Ｖ−Ｉ変換回路
の２対の出力電流でそれぞれ駆動される４つのトランジ
スタＱ５、Ｑ５′、Ｑ６、Ｑ６′と、それぞれのトラン
ジスタのエミッタ出力を入力電圧とする、４つのトラン
ジスタＱ１、Ｑ２、Ｑ３、Ｑ４が１つの共通定電流源Ｉ
0により駆動されるクァドリテールセルを備える。
し、一方の入力電圧範囲に、または両方の入力電圧範囲
に、好ましくは１ＶP-P程度の完全に線形な入力電圧範
囲を持つバイポーラマルチプライヤの提供。 【解決手段】第１の差動入力信号が印加される２対ずつ
の出力対を持つ電圧−電流（Ｖ−Ｉ）変換回路と、各対
に第２の差動入力信号が印加され、前記Ｖ−Ｉ変換回路
の２対の出力電流でそれぞれ駆動される４つのトランジ
スタＱ５、Ｑ５′、Ｑ６、Ｑ６′と、それぞれのトラン
ジスタのエミッタ出力を入力電圧とする、４つのトラン
ジスタＱ１、Ｑ２、Ｑ３、Ｑ４が１つの共通定電流源Ｉ
0により駆動されるクァドリテールセルを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、２つの入力信号を
乗算するマルチプライヤに関し、特に半導体集積回路上
に形成して好適とされ、低電圧で動作し、且つ線形性に
優れたバイポーラマルチプライヤに関する。
乗算するマルチプライヤに関し、特に半導体集積回路上
に形成して好適とされ、低電圧で動作し、且つ線形性に
優れたバイポーラマルチプライヤに関する。
【０００２】
【従来の技術】この種のバイポーラマルチプライヤの従
来技術としては、例えば下記の公報及び文献等が参照さ
れる。
来技術としては、例えば下記の公報及び文献等が参照さ
れる。
【０００３】（１）特公昭５５−１９４４４号公報（第
２図） （２）K.Kimura,“A Bipolar Very Low-Voltage Multip
lier Core Using a Quadritail Cell”,IEICE Trans. F
undamentals.,vol.E78-A, no.5,pp.560-565, May 1995.
２図） （２）K.Kimura,“A Bipolar Very Low-Voltage Multip
lier Core Using a Quadritail Cell”,IEICE Trans. F
undamentals.,vol.E78-A, no.5,pp.560-565, May 1995.
【０００４】バイポーラマルチプライヤの従来技術とし
て、例えば、特公昭５５−１９４４４号公報には、図１
０に示すようなバイポーラマルチプライヤが記載されて
いる。同公報には、トランジスタＱ１１、及びＱ１２か
ら構成される差動増幅器の出力電流は入力電流と直接に
は関係せず、その比ｘだけに関係したものとなり、従っ
て出力電流はリニア特性を有し、しかも温度特性を有し
ないものであり、トランジスタＱ１３、Ｑ１４から構成
される差動増幅器も同様とされ、出力信号として入力信
号をリニアに掛け合わせたものが得られる旨が記載され
ている。
て、例えば、特公昭５５−１９４４４号公報には、図１
０に示すようなバイポーラマルチプライヤが記載されて
いる。同公報には、トランジスタＱ１１、及びＱ１２か
ら構成される差動増幅器の出力電流は入力電流と直接に
は関係せず、その比ｘだけに関係したものとなり、従っ
て出力電流はリニア特性を有し、しかも温度特性を有し
ないものであり、トランジスタＱ１３、Ｑ１４から構成
される差動増幅器も同様とされ、出力信号として入力信
号をリニアに掛け合わせたものが得られる旨が記載され
ている。
【０００５】しかし、図１０に示す回路においては、回
路内での電流配分が回路解析として示されているだけで
あり、その回路動作を理解することは、はなはだ困難で
ある。なぜなら、差動対において、差動入力電圧に対し
て、どのように電流配分がなされるのかは、全く不明で
あり、トランジスタの物理的な動作原理にはなにも基づ
いてはいないからである。
路内での電流配分が回路解析として示されているだけで
あり、その回路動作を理解することは、はなはだ困難で
ある。なぜなら、差動対において、差動入力電圧に対し
て、どのように電流配分がなされるのかは、全く不明で
あり、トランジスタの物理的な動作原理にはなにも基づ
いてはいないからである。
【０００６】また、４つのトランジスタが１つの共通定
電流源により駆動されるクァドリテールセル（マルチプ
ライヤ・コア回路）には、エミッタ抵抗が挿入されてい
るために、通常の回路解析は困難を極める。ただし、本
発明者による上記文献から類推すると、明らかに乗算特
性は得られるものと確信できる。
電流源により駆動されるクァドリテールセル（マルチプ
ライヤ・コア回路）には、エミッタ抵抗が挿入されてい
るために、通常の回路解析は困難を極める。ただし、本
発明者による上記文献から類推すると、明らかに乗算特
性は得られるものと確信できる。
【０００７】しかし、図１０に示す回路において、２つ
の入力電圧に対するマルチプライヤ動作の線形性は確保
されていない。
の入力電圧に対するマルチプライヤ動作の線形性は確保
されていない。
【０００８】
【発明が解決しようとする課題】上述したように、従来
のバイポーラマルチプライヤでは十分な線形動作を実現
しているわけではなく、むしろ完全な線形動作を犠牲に
している。
のバイポーラマルチプライヤでは十分な線形動作を実現
しているわけではなく、むしろ完全な線形動作を犠牲に
している。
【０００９】アナログ信号処理においては、マルチプラ
イヤは欠くことのできない基本ファンクション・ブロッ
クとされ、プロセスの微細化（ファイン化）の進展に伴
い、ＬＳＩの電源電圧も５Ｖから３Ｖ、あるいはそれ以
下へと低電圧化するに至っており、低電圧回路技術の必
要性が一層高まってきている。
イヤは欠くことのできない基本ファンクション・ブロッ
クとされ、プロセスの微細化（ファイン化）の進展に伴
い、ＬＳＩの電源電圧も５Ｖから３Ｖ、あるいはそれ以
下へと低電圧化するに至っており、低電圧回路技術の必
要性が一層高まってきている。
【００１０】従って、本発明は、上記事情に鑑みて為さ
れたものであって、低電圧動作時においても所定の線形
入力電圧範囲を確保するようにしたバイポーラマルチプ
ライヤを提供することを目的とする。
れたものであって、低電圧動作時においても所定の線形
入力電圧範囲を確保するようにしたバイポーラマルチプ
ライヤを提供することを目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、第１の差動入力信号を入力とし、各々が
互いに等しい値の電流を出力する出力対を２つ備えた第
１の電圧−電流変換回路（「第１のＶ−Ｉ変換回路」と
いう）と、前記第１のＶ−Ｉ変換回路の２対の出力電流
でそれぞれ駆動される２対のトランジスタと、を備え、
前記２対のトランジスタの各トランジスタ対には第２の
差動入力信号が入力され、前記２対のトランジスタの各
エミッタからの出力電圧をそれぞれの入力電圧とし、一
つの共通定電流源により駆動される４つのトランジスタ
を備えたことを特徴とするバイポーラマルチプライヤを
提供する。
め、本発明は、第１の差動入力信号を入力とし、各々が
互いに等しい値の電流を出力する出力対を２つ備えた第
１の電圧−電流変換回路（「第１のＶ−Ｉ変換回路」と
いう）と、前記第１のＶ−Ｉ変換回路の２対の出力電流
でそれぞれ駆動される２対のトランジスタと、を備え、
前記２対のトランジスタの各トランジスタ対には第２の
差動入力信号が入力され、前記２対のトランジスタの各
エミッタからの出力電圧をそれぞれの入力電圧とし、一
つの共通定電流源により駆動される４つのトランジスタ
を備えたことを特徴とするバイポーラマルチプライヤを
提供する。
【００１２】本発明においては、好ましくは、前記第１
のＶ−Ｉ変換回路が、エミッタ抵抗が挿入された差動対
を含むことを特徴とする。
のＶ−Ｉ変換回路が、エミッタ抵抗が挿入された差動対
を含むことを特徴とする。
【００１３】
【作用】本発明によれば、第１の入力電圧（Ｖx）が印
加されるＶ−Ｉ変換回路の２対の出力電流でそれぞれ駆
動される４つのトランジスタのベースに、第２の入力電
圧（Ｖy）を印加することで、理想的な逆双曲正接関数
（ｔａｎｈ-1）回路が実現でき、第１の入力電圧
（Ｖx）に対しては、完全に線形なバイポーラマルチプ
ライヤが実現できる。また、さらに、第２の入力電圧
（Ｖy）が印加される第２のＶ−Ｉ変換回路の出力電流
でそれぞれ駆動される２つのトランジスタのエミッタ出
力電圧を、前記第１のＶ−Ｉ変換回路の２対の出力電流
でそれぞれ駆動される４つのトランジスタのベースに印
加することで、第２の入力電圧（Ｖy）に対しても理想
的な逆双曲正接関数（ｔａｎｈ-1）回路が実現でき、第
１の入力電圧と第２の入力電圧に対して、完全に線形な
バイポーラマルチプライヤが実現できる。
加されるＶ−Ｉ変換回路の２対の出力電流でそれぞれ駆
動される４つのトランジスタのベースに、第２の入力電
圧（Ｖy）を印加することで、理想的な逆双曲正接関数
（ｔａｎｈ-1）回路が実現でき、第１の入力電圧
（Ｖx）に対しては、完全に線形なバイポーラマルチプ
ライヤが実現できる。また、さらに、第２の入力電圧
（Ｖy）が印加される第２のＶ−Ｉ変換回路の出力電流
でそれぞれ駆動される２つのトランジスタのエミッタ出
力電圧を、前記第１のＶ−Ｉ変換回路の２対の出力電流
でそれぞれ駆動される４つのトランジスタのベースに印
加することで、第２の入力電圧（Ｖy）に対しても理想
的な逆双曲正接関数（ｔａｎｈ-1）回路が実現でき、第
１の入力電圧と第２の入力電圧に対して、完全に線形な
バイポーラマルチプライヤが実現できる。
【００１４】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の一実施形
態に係るバイポーラマルチプライヤの構成を示したもの
である。
を参照して以下に説明する。図１は、本発明の一実施形
態に係るバイポーラマルチプライヤの構成を示したもの
である。
【００１５】図１を参照して、本発明に係るバイポーラ
マルチプライヤは、好ましい実施の形態として、第１の
差動入力信号（Ｖx）を入力とし、互いに等しい値の電
流（Ｉx +）を供給する第１の電流出力端子対（＋、＋）
と、互いに等しい値の電流（Ｉx -）を供給する第２の電
流出力端子対（−、−）と、を備えた第１の電圧−電流
変換回路（「Ｖ−Ｉ変換回路」という）１１と、Ｖ−Ｉ
変換回路１１の第１の電流出力端対（＋、＋）及び第２
の電流出力端対（−、−）にエミッタがそれぞれ接続さ
れ、コレクタが共に電源ＶＣＣに接続された第１のトラ
ンジスタ対（Ｑ５、Ｑ５′）と、第２のトランジスタ対
（Ｑ６、Ｑ６′）と、を備え、第１のトランジスタ対
（Ｑ５、Ｑ５′）のベース端子間、及び第２のトランジ
スタ対（Ｑ６、Ｑ６′）のベース端子間には共に第２の
差動入力信号（Ｖy）が電圧印加される。また、これら
のトランジスタ（Ｑ５、Ｑ５′、Ｑ６、Ｑ６′）の各ベ
ースに入力される印加電圧にはバイアス電圧ＶRが重畳
されている。
マルチプライヤは、好ましい実施の形態として、第１の
差動入力信号（Ｖx）を入力とし、互いに等しい値の電
流（Ｉx +）を供給する第１の電流出力端子対（＋、＋）
と、互いに等しい値の電流（Ｉx -）を供給する第２の電
流出力端子対（−、−）と、を備えた第１の電圧−電流
変換回路（「Ｖ−Ｉ変換回路」という）１１と、Ｖ−Ｉ
変換回路１１の第１の電流出力端対（＋、＋）及び第２
の電流出力端対（−、−）にエミッタがそれぞれ接続さ
れ、コレクタが共に電源ＶＣＣに接続された第１のトラ
ンジスタ対（Ｑ５、Ｑ５′）と、第２のトランジスタ対
（Ｑ６、Ｑ６′）と、を備え、第１のトランジスタ対
（Ｑ５、Ｑ５′）のベース端子間、及び第２のトランジ
スタ対（Ｑ６、Ｑ６′）のベース端子間には共に第２の
差動入力信号（Ｖy）が電圧印加される。また、これら
のトランジスタ（Ｑ５、Ｑ５′、Ｑ６、Ｑ６′）の各ベ
ースに入力される印加電圧にはバイアス電圧ＶRが重畳
されている。
【００１６】さらに、エミッタが共通接続されて定電流
源（Ｉ0）に接続され、コレクタが互いに交叉接続され
た第３のトランジスタ対（Ｑ１、Ｑ４）と、第４のトラ
ンジスタ対（Ｑ２、Ｑ３）と、を備え、第３のトランジ
スタ対（Ｑ１、Ｑ４）の各ベースは、第１のトランジス
タ対（Ｑ５、Ｑ５′）と第２のトランジスタ対（Ｑ６、
Ｑ６′）をそれぞれ構成する一方のトランジスタ（Ｑ
５、Ｑ６）のエミッタ出力にそれぞれ接続され、共通接
続されたコレクタは抵抗ＲLを介して電源ＶＣＣに接続
され、一方、第４のトランジスタ対（Ｑ２、Ｑ３）の各
ベースは、第１のトランジスタ対（Ｑ５、Ｑ５′）と第
２のトランジスタ対（Ｑ６、Ｑ６′）をそれぞれ構成す
る他方のトランジスタ（Ｑ５′、Ｑ６′）のエミッタ出
力にそれぞれ接続され、共通接続されたコレクタは負荷
抵抗ＲLを介して電源ＶＣＣに接続されている。
源（Ｉ0）に接続され、コレクタが互いに交叉接続され
た第３のトランジスタ対（Ｑ１、Ｑ４）と、第４のトラ
ンジスタ対（Ｑ２、Ｑ３）と、を備え、第３のトランジ
スタ対（Ｑ１、Ｑ４）の各ベースは、第１のトランジス
タ対（Ｑ５、Ｑ５′）と第２のトランジスタ対（Ｑ６、
Ｑ６′）をそれぞれ構成する一方のトランジスタ（Ｑ
５、Ｑ６）のエミッタ出力にそれぞれ接続され、共通接
続されたコレクタは抵抗ＲLを介して電源ＶＣＣに接続
され、一方、第４のトランジスタ対（Ｑ２、Ｑ３）の各
ベースは、第１のトランジスタ対（Ｑ５、Ｑ５′）と第
２のトランジスタ対（Ｑ６、Ｑ６′）をそれぞれ構成す
る他方のトランジスタ（Ｑ５′、Ｑ６′）のエミッタ出
力にそれぞれ接続され、共通接続されたコレクタは負荷
抵抗ＲLを介して電源ＶＣＣに接続されている。
【００１７】そして、第３のトランジスタ対（Ｑ１、Ｑ
４）の出力電流（コレクタ電流の和ＩC1＋ＩC4）や、第
４のトランジスタ対（Ｑ２、Ｑ３）の出力電流（コレク
タ電流の和ＩC2＋ＩC3）が、あるいは、第３のトランジ
スタ対（Ｑ１、Ｑ４）の出力電流（コレクタ電流の和Ｉ
C1＋ＩC4）と、第４のトランジスタ対（Ｑ２、Ｑ３）の
出力電流（コレクタ電流の和ＩC2＋ＩC3）と、の差電流
（ΔＩ＝ＩC1＋ＩC4−（ＩC2＋ＩC3））が、得られ、こ
れらの電流からこの第１の差動入力電圧（Ｖx）と第２
の差動入力電圧（Ｖy）とを掛け合わせた値（積）を得
るようにしたものであり、これらの電流においては、第
１の差動入力電圧（Ｖx）についてはリニアリティが補
償される。
４）の出力電流（コレクタ電流の和ＩC1＋ＩC4）や、第
４のトランジスタ対（Ｑ２、Ｑ３）の出力電流（コレク
タ電流の和ＩC2＋ＩC3）が、あるいは、第３のトランジ
スタ対（Ｑ１、Ｑ４）の出力電流（コレクタ電流の和Ｉ
C1＋ＩC4）と、第４のトランジスタ対（Ｑ２、Ｑ３）の
出力電流（コレクタ電流の和ＩC2＋ＩC3）と、の差電流
（ΔＩ＝ＩC1＋ＩC4−（ＩC2＋ＩC3））が、得られ、こ
れらの電流からこの第１の差動入力電圧（Ｖx）と第２
の差動入力電圧（Ｖy）とを掛け合わせた値（積）を得
るようにしたものであり、これらの電流においては、第
１の差動入力電圧（Ｖx）についてはリニアリティが補
償される。
【００１８】図１に示した、本発明に係るバイポーラマ
ルチプライヤの実施の形態を、回路解析をもとに以下に
詳細に説明する。
ルチプライヤの実施の形態を、回路解析をもとに以下に
詳細に説明する。
【００１９】ベース幅変調を無視すれば、トランジスタ
のコレクタ電流ＩCとベース・エミッタ間電圧ＶBEの関
係は、次式（１）で示される。
のコレクタ電流ＩCとベース・エミッタ間電圧ＶBEの関
係は、次式（１）で示される。
【００２０】
【数１】
【００２１】ここで、ＩSは単位トランジスタの飽和電
流、ＶTは熱電圧であり、ＶT＝ｋＴ／ｑと表される。た
だし、ｑは単位電子電荷、ｋはボルツマン定数、Ｔは絶
対温度である。
流、ＶTは熱電圧であり、ＶT＝ｋＴ／ｑと表される。た
だし、ｑは単位電子電荷、ｋはボルツマン定数、Ｔは絶
対温度である。
【００２２】はじめに、逆双曲正接（ｔａｎｈ-1）−双
曲正接（ｔａｎｈ）変換動作を明らかにする。
曲正接（ｔａｎｈ）変換動作を明らかにする。
【００２３】Ｖ−Ｉ変換回路（電圧−電流変換回路）１
１の差動出力電流でトランジスタ（Ｑ５、Ｑ６）を駆動
すると、次式（２）、（３）が成立する。
１の差動出力電流でトランジスタ（Ｑ５、Ｑ６）を駆動
すると、次式（２）、（３）が成立する。
【００２４】 Ｉx +＝Ｉ0x＋ＧxＶx ＝ＩSｅｘｐ(ＶBE5／ＶT) …(2) Ｉx -＝Ｉ0x−ＧxＶx ＝ＩSｅｘｐ(ＶBE6／ＶT) …(3)
【００２５】ここで、２ＧxはＶ−Ｉ変換回路１１のコ
ンダクタンスである（ΔＩ＝Ｉx +−Ｉx -＝２ＧxＶx）。
上式（２）、（３）から、差動出力電流（ΔＩ）はΔＩ
＝Ｉx +−Ｉx -＝２Ｇxと表せる。
ンダクタンスである（ΔＩ＝Ｉx +−Ｉx -＝２ＧxＶx）。
上式（２）、（３）から、差動出力電流（ΔＩ）はΔＩ
＝Ｉx +−Ｉx -＝２Ｇxと表せる。
【００２６】したがって、マルチプライヤ・コア回路を
構成する、エミッタが共通接続されたクァドリテールセ
ルの４つのトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベー
ス・エミッタ間電圧ＶBE1〜ＶBE4は、共通エミッタ電圧
をＶEとすると、次式（４）、（５）、（６）、（７）
で表される。
構成する、エミッタが共通接続されたクァドリテールセ
ルの４つのトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベー
ス・エミッタ間電圧ＶBE1〜ＶBE4は、共通エミッタ電圧
をＶEとすると、次式（４）、（５）、（６）、（７）
で表される。
【００２７】
【数２】
【００２８】上式（４）から上式（７）を上式（１）に
代入すれば、各トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４の
コレクタ電流は、次式（８）、（９）、（１０）、（１
１）となる。
代入すれば、各トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４の
コレクタ電流は、次式（８）、（９）、（１０）、（１
１）となる。
【００２９】
【数３】
【００３０】トランジスタＱ１からＱ４は共通の定電流
源Ｉ0で駆動されているから次式（１２）が成り立つ
（但し、αFは直流電流増幅率）。
源Ｉ0で駆動されているから次式（１２）が成り立つ
（但し、αFは直流電流増幅率）。
【００３１】ＩC1＋ＩC2＋ＩC3＋ＩC4＝αFＩ0 …(12)
【００３２】したがって、上式（８）から上式（１１）
を上式（１２）に代入すると、クァドリテールセルの差
動出力電流ΔＩ＝ＩC1＋ＩC4−（ＩC2＋ＩC3）は、次式
（１３）で表される。
を上式（１２）に代入すると、クァドリテールセルの差
動出力電流ΔＩ＝ＩC1＋ＩC4−（ＩC2＋ＩC3）は、次式
（１３）で表される。
【００３３】
【数４】
【００３４】したがって、第１の入力電圧Ｖxに対して
は完全に線形動作となる。例えば、周波数ミキサでは、
ローカル入力に対しては線形性は必要なく、無線周波入
力に対しては線形性が要求されるから、第１の入力電圧
Ｖxを無線周波入力、第２の入力電圧Ｖyをローカル入力
にすれば良い。
は完全に線形動作となる。例えば、周波数ミキサでは、
ローカル入力に対しては線形性は必要なく、無線周波入
力に対しては線形性が要求されるから、第１の入力電圧
Ｖxを無線周波入力、第２の入力電圧Ｖyをローカル入力
にすれば良い。
【００３５】さらに、上式（１２）からわかるように、
第２の入力電圧Ｖyについても逆双曲正接（ｔａｎ
ｈ-1）−双曲正接（ｔａｎｈ）変換を施せば、第２の入
力電圧Ｖyに対しても完全に線形動作とすることができ
る。
第２の入力電圧Ｖyについても逆双曲正接（ｔａｎ
ｈ-1）−双曲正接（ｔａｎｈ）変換を施せば、第２の入
力電圧Ｖyに対しても完全に線形動作とすることができ
る。
【００３６】図２は、第２のＶ−Ｉ変換回路（電圧−電
流変換回路）１２の差動出力電流Ｉ y +，Ｉy -でトランジ
スタＱ７、Ｑ８を駆動すると、次式（１４）、（１５）
が成立する。
流変換回路）１２の差動出力電流Ｉ y +，Ｉy -でトランジ
スタＱ７、Ｑ８を駆動すると、次式（１４）、（１５）
が成立する。
【００３７】 Ｉy +＝Ｉ0y＋ＧyＶy ＝ＩSｅｘｐ(ＶBE7／ＶT) …(14) Ｉy -＝Ｉ0y−ＧyＶy ＝ＩSｅｘｐ(ＶBE8／ＶT) …(15)
【００３８】ここで、２ＧyはＶ−Ｉ変換回路１２のコ
ンダクタンスである。上式（１４）、（１５）から、差
動出力電流（ΔＩ）はΔＩ＝Ｉy +−Ｉy -＝２Ｇyと表せ
る。
ンダクタンスである。上式（１４）、（１５）から、差
動出力電流（ΔＩ）はΔＩ＝Ｉy +−Ｉy -＝２Ｇyと表せ
る。
【００３９】この場合に、図２に示したバイポーラマル
チプライヤの差動出力電流ΔＩ＝ＩC1＋ＩC4−（ＩC2＋
ＩC3）は、同様に求まり、次式（１６）で表される。
チプライヤの差動出力電流ΔＩ＝ＩC1＋ＩC4−（ＩC2＋
ＩC3）は、同様に求まり、次式（１６）で表される。
【００４０】
【数５】
【００４１】
【実施例】上記した本発明の実施の形態をより具体的に
説明すべく、本発明の実施例を以下に説明する。すなわ
ち、図１及び図２に示すバイポーラマルチプライヤにお
いて、実際に線形動作するＶ−Ｉ変換回路１１として
は、例えば、図３に示す回路が用いられる。
説明すべく、本発明の実施例を以下に説明する。すなわ
ち、図１及び図２に示すバイポーラマルチプライヤにお
いて、実際に線形動作するＶ−Ｉ変換回路１１として
は、例えば、図３に示す回路が用いられる。
【００４２】図３を参照して、線形動作するＶ−Ｉ変換
回路の動作を説明する。
回路の動作を説明する。
【００４３】差動入力電圧Ｖxを入力し、２対の出力電
流Ｉ+、Ｉ+とＩ-、Ｉ-を出力するＶ−Ｉ変換回路１１
は、エミッタ抵抗Ｒxを共用する２つのトランジスタＱ
１、Ｑ２のコレクタにそれぞれ定電流源Ｉ0xが接続され
て等しい電流Ｉ0xで駆動され、２つのトランジスタＱ
１、Ｑ２のエミッタはそれぞれ、エミッタフォロワ構成
のトランジスタＱ９、Ｑ１０を具備したカレントミラー
回路の入力端（トランジスタＱ３、Ｑ４）に接続され、
カレントミラー回路のそれぞれ２つの出力端（トランジ
スタＱ５、Ｑ６、及びＱ７、Ｑ８）から、出力電流
Ｉ+、Ｉ+、及びＩ-、Ｉ-が取り出される。
流Ｉ+、Ｉ+とＩ-、Ｉ-を出力するＶ−Ｉ変換回路１１
は、エミッタ抵抗Ｒxを共用する２つのトランジスタＱ
１、Ｑ２のコレクタにそれぞれ定電流源Ｉ0xが接続され
て等しい電流Ｉ0xで駆動され、２つのトランジスタＱ
１、Ｑ２のエミッタはそれぞれ、エミッタフォロワ構成
のトランジスタＱ９、Ｑ１０を具備したカレントミラー
回路の入力端（トランジスタＱ３、Ｑ４）に接続され、
カレントミラー回路のそれぞれ２つの出力端（トランジ
スタＱ５、Ｑ６、及びＱ７、Ｑ８）から、出力電流
Ｉ+、Ｉ+、及びＩ-、Ｉ-が取り出される。
【００４４】図３のＶ−Ｉ変換回路において、２つのト
ランジスタＱ１、Ｑ２のベース・エミッタ間電圧ＶBEは
互いに等しくなり、差動入力電圧Ｖxはベース・エミッ
タ間電圧ＶBE分電圧シフトされて、そのままエミッタ抵
抗Ｒxに印加されることから、等価的には、フローティ
ング抵抗が実現されている。
ランジスタＱ１、Ｑ２のベース・エミッタ間電圧ＶBEは
互いに等しくなり、差動入力電圧Ｖxはベース・エミッ
タ間電圧ＶBE分電圧シフトされて、そのままエミッタ抵
抗Ｒxに印加されることから、等価的には、フローティ
ング抵抗が実現されている。
【００４５】したがって、エミッタ抵抗Ｒxの線形性
で、Ｖ−Ｉ変換回路としての線形動作が支配的に決定さ
れ、出力電流は、例えばＩ-＝Ｉ0x−Ｖx／Ｒx、Ｉ+＝Ｉ
0x＋Ｖx／Ｒxで与えられる。
で、Ｖ−Ｉ変換回路としての線形動作が支配的に決定さ
れ、出力電流は、例えばＩ-＝Ｉ0x−Ｖx／Ｒx、Ｉ+＝Ｉ
0x＋Ｖx／Ｒxで与えられる。
【００４６】また、エミッタフォロワトランジスタ（Ｑ
９、Ｑ１０）付きカレントミラー回路を出力対に持つか
ら、出力トランジスタをＱ６、Ｑ８と増やすことで同一
の電流値の出力電流が複数出力される。
９、Ｑ１０）付きカレントミラー回路を出力対に持つか
ら、出力トランジスタをＱ６、Ｑ８と増やすことで同一
の電流値の出力電流が複数出力される。
【００４７】次に、実際に得られる測定値を示し、本発
明の有効性を明らかにする。
明の有効性を明らかにする。
【００４８】図４に、図３に示した線形動作するＶ−Ｉ
変換回路の伝達特性の実測値を示す。図３において、電
源電圧ＶＣＣ＝１．９Ｖ、Ｒx＝１０ｋΩ、Ｉ0x≒５０
μＡ、トランジスタＱ５、Ｑ７と電源ＶＣＣ間に挿入さ
れる負荷抵抗を１８ｋΩとしている。入力電圧Ｖｘの値
が８００ｍＶP-Pの範囲内においては、入力信号周波数
１ｋＨｚにおいては総合歪率は０．１％以下となってい
る。
変換回路の伝達特性の実測値を示す。図３において、電
源電圧ＶＣＣ＝１．９Ｖ、Ｒx＝１０ｋΩ、Ｉ0x≒５０
μＡ、トランジスタＱ５、Ｑ７と電源ＶＣＣ間に挿入さ
れる負荷抵抗を１８ｋΩとしている。入力電圧Ｖｘの値
が８００ｍＶP-Pの範囲内においては、入力信号周波数
１ｋＨｚにおいては総合歪率は０．１％以下となってい
る。
【００４９】次に、図３に示した線形動作するＶ−Ｉ変
換回路を２つ用いて、図２に示したバイポーラマルチプ
ライヤの伝達特性の実測値を図５に示す。図２におい
て、電源電圧ＶＣＣ＝１．９Ｖ、Ｉ0≒１００μＡ、負
荷抵抗ＲL＝８．２ｋΩとしている。用いたＶ−Ｉ変換
回路が線形動作する入力電圧範囲内においては、図２に
示したバイポーラマルチプライヤの伝達特性も線形動作
し、理想的な乗算特性が得られている。
換回路を２つ用いて、図２に示したバイポーラマルチプ
ライヤの伝達特性の実測値を図５に示す。図２におい
て、電源電圧ＶＣＣ＝１．９Ｖ、Ｉ0≒１００μＡ、負
荷抵抗ＲL＝８．２ｋΩとしている。用いたＶ−Ｉ変換
回路が線形動作する入力電圧範囲内においては、図２に
示したバイポーラマルチプライヤの伝達特性も線形動作
し、理想的な乗算特性が得られている。
【００５０】本実施例においては、低電圧動作が可能と
され、一方の信号入力電圧Ｖxに対して完全な線形動作
（上式（１２）参照）を簡単な回路構成で実現できる。
これにより、一方の信号入力に対しては、１．９Ｖ程度
の低電圧で、１ＶP-P近い完全に線形な入力電圧範囲を
持つ、バイポーラマルチプライヤが実現できた。
され、一方の信号入力電圧Ｖxに対して完全な線形動作
（上式（１２）参照）を簡単な回路構成で実現できる。
これにより、一方の信号入力に対しては、１．９Ｖ程度
の低電圧で、１ＶP-P近い完全に線形な入力電圧範囲を
持つ、バイポーラマルチプライヤが実現できた。
【００５１】次に、図６を参照して、本発明の別の実施
例を説明する。
例を説明する。
【００５２】上記実施の形態で説明したように、マルチ
プライヤにおけるＶ−Ｉ変換回路としては、完全な線形
動作が望まれる。しかしながら、回路が大幅に簡略化さ
れる場合であれば、線形動作を多少犠牲にしても、実用
上、特に問題の無い程度の非線形動作のＶ−Ｉ変換回路
でも十分なことも多い。
プライヤにおけるＶ−Ｉ変換回路としては、完全な線形
動作が望まれる。しかしながら、回路が大幅に簡略化さ
れる場合であれば、線形動作を多少犠牲にしても、実用
上、特に問題の無い程度の非線形動作のＶ−Ｉ変換回路
でも十分なことも多い。
【００５３】そこで、本実施例では、図６に示すよう
に、第１の入力電圧Ｖxを入力し、出力電流Ｉx +、
Ｉx +、Ｉx -、Ｉx -をトランジスタＱ５、Ｑ５′、Ｑ６、
Ｑ６′に供給するＶ−Ｉ変換回路として、エミッタ抵抗
Ｒxを介してエミッタ・デジェネレーションして、線形
な入力電圧範囲を拡大した差動トランジスタ対Ｑ７、Ｑ
８、及びＱ９、Ｑ１０を並列接続した構成としている。
差動トランジスタ対Ｑ７、Ｑ８、及びＱ９、Ｑ１０はベ
ース端子間に第１の入力信号電圧Ｖxを入力し、トラン
ジスタＱ７、Ｑ９のエミッタの共通接続点、及びＱ８、
Ｑ１０のエミッタの共通接続点は電流値２Ｉ0xの定電流
源にそれぞれ接続されている。
に、第１の入力電圧Ｖxを入力し、出力電流Ｉx +、
Ｉx +、Ｉx -、Ｉx -をトランジスタＱ５、Ｑ５′、Ｑ６、
Ｑ６′に供給するＶ−Ｉ変換回路として、エミッタ抵抗
Ｒxを介してエミッタ・デジェネレーションして、線形
な入力電圧範囲を拡大した差動トランジスタ対Ｑ７、Ｑ
８、及びＱ９、Ｑ１０を並列接続した構成としている。
差動トランジスタ対Ｑ７、Ｑ８、及びＱ９、Ｑ１０はベ
ース端子間に第１の入力信号電圧Ｖxを入力し、トラン
ジスタＱ７、Ｑ９のエミッタの共通接続点、及びＱ８、
Ｑ１０のエミッタの共通接続点は電流値２Ｉ0xの定電流
源にそれぞれ接続されている。
【００５４】この場合には、第１の入力信号Ｖxに対し
て、ギルバートゲインセルをプリディストーション回路
に用いたギルバートマルチプライヤの線形性の程度とな
る。
て、ギルバートゲインセルをプリディストーション回路
に用いたギルバートマルチプライヤの線形性の程度とな
る。
【００５５】図７に、本発明の更に別の実施例を示す。
本実施例と、図６に示した実施例との相違点は、第１の
入力電圧Ｖxを入力し、出力電流Ｉx +、Ｉx +、Ｉx -、Ｉx
-をトランジスタＱ５、Ｑ５′、Ｑ６、Ｑ６′に供給す
るＶ−Ｉ変換回路として、エミッタ抵抗Ｒxを有し線形
な入力電圧範囲を拡大した差動トランジスタ対Ｑ７、Ｑ
８、及びＱ９、Ｑ１０からなり、トランジスタＱ７とＱ
９のエミッタの共通接続点と、トランジスタＱ８とＱ１
０のエミッタの共通接続点とは、直列接続された２つの
抵抗を介して互いに接続され、２つの抵抗ＲＥxの共通
接続点は電流値４Ｉ0xの定電流源に接続されている。
本実施例と、図６に示した実施例との相違点は、第１の
入力電圧Ｖxを入力し、出力電流Ｉx +、Ｉx +、Ｉx -、Ｉx
-をトランジスタＱ５、Ｑ５′、Ｑ６、Ｑ６′に供給す
るＶ−Ｉ変換回路として、エミッタ抵抗Ｒxを有し線形
な入力電圧範囲を拡大した差動トランジスタ対Ｑ７、Ｑ
８、及びＱ９、Ｑ１０からなり、トランジスタＱ７とＱ
９のエミッタの共通接続点と、トランジスタＱ８とＱ１
０のエミッタの共通接続点とは、直列接続された２つの
抵抗を介して互いに接続され、２つの抵抗ＲＥxの共通
接続点は電流値４Ｉ0xの定電流源に接続されている。
【００５６】次に、図８を参照して、本発明の更に別の
実施例を説明する。
実施例を説明する。
【００５７】本実施例では、図８に示すように、第１の
入力電圧Ｖxを入力し、出力電流Ｉx +、Ｉx +、Ｉx -、Ｉx
-をトランジスタＱ５、Ｑ５′、Ｑ６、Ｑ６′に供給す
るＶ−Ｉ変換回路として、エミッタ抵抗Ｒxを介してエ
ミッタ・デジェネレーションして、線形な入力電圧範囲
を拡大した差動トランジスタ対Ｑ７、Ｑ８、及びＱ９、
Ｑ１０を並列接続した構成としている。差動トランジス
タ対Ｑ７、Ｑ８、及びＱ９、Ｑ１０はベース端子間に第
１の入力電圧Ｖxを入力し、トランジスタＱ７、Ｑ９の
エミッタの共通接続点、及びＱ８、Ｑ１０のエミッタの
共通接続点は電流値２Ｉ0xの定電流源にそれぞれ接続さ
れている。第２の入力電圧Ｖyを入力し、出力電流
Ｉy +、Ｉy -をトランジスタＱ１３、Ｑ１４に供給するＶ
−Ｉ変換回路として、エミッタ抵抗Ｒxを介してエミッ
タ・デジェネレーションして、線形な入力電圧範囲を拡
大した差動トランジスタ対Ｑ１１、Ｑ１２から構成され
る。差動トランジスタ対Ｑ１１、Ｑ１２はベース端子間
に第２の入力電圧Ｖyを入力し、トランジスタＱ１３、
Ｑ１４のエミッタの共通接続点は電流値２Ｉ0yの定電流
源にそれぞれ接続されている。
入力電圧Ｖxを入力し、出力電流Ｉx +、Ｉx +、Ｉx -、Ｉx
-をトランジスタＱ５、Ｑ５′、Ｑ６、Ｑ６′に供給す
るＶ−Ｉ変換回路として、エミッタ抵抗Ｒxを介してエ
ミッタ・デジェネレーションして、線形な入力電圧範囲
を拡大した差動トランジスタ対Ｑ７、Ｑ８、及びＱ９、
Ｑ１０を並列接続した構成としている。差動トランジス
タ対Ｑ７、Ｑ８、及びＱ９、Ｑ１０はベース端子間に第
１の入力電圧Ｖxを入力し、トランジスタＱ７、Ｑ９の
エミッタの共通接続点、及びＱ８、Ｑ１０のエミッタの
共通接続点は電流値２Ｉ0xの定電流源にそれぞれ接続さ
れている。第２の入力電圧Ｖyを入力し、出力電流
Ｉy +、Ｉy -をトランジスタＱ１３、Ｑ１４に供給するＶ
−Ｉ変換回路として、エミッタ抵抗Ｒxを介してエミッ
タ・デジェネレーションして、線形な入力電圧範囲を拡
大した差動トランジスタ対Ｑ１１、Ｑ１２から構成され
る。差動トランジスタ対Ｑ１１、Ｑ１２はベース端子間
に第２の入力電圧Ｖyを入力し、トランジスタＱ１３、
Ｑ１４のエミッタの共通接続点は電流値２Ｉ0yの定電流
源にそれぞれ接続されている。
【００５８】この場合には、第１の入力電圧Ｖxと第２
の入力電圧Ｖyのいずれに対しても、ギルバートゲイン
セルをプリディストーション回路に用いたギルバートマ
ルチプライヤの線形性の程度となる。
の入力電圧Ｖyのいずれに対しても、ギルバートゲイン
セルをプリディストーション回路に用いたギルバートマ
ルチプライヤの線形性の程度となる。
【００５９】図９に、本発明の更に別の実施例を示す。
図９を参照して、本実施例と、図８に示した前記実施例
との相違点は、第１の入力電圧Ｖxを入力し、出力電流
Ｉx +、Ｉx +、Ｉx -、Ｉx -をトランジスタＱ５、Ｑ５′、
Ｑ６、Ｑ６′に供給するＶ−Ｉ変換回路として、エミッ
タ抵抗Ｒxを有し線形な入力電圧範囲を拡大した差動ト
ランジスタ対Ｑ７、Ｑ８、及びＱ９、Ｑ１０からなり、
トランジスタＱ７とＱ９のエミッタの共通接続点と、ト
ランジスタＱ８とＱ１０のエミッタの共通接続点とは、
直列接続された２つの抵抗を介して互いに接続され、こ
の２つの抵抗ＲＥxの共通接続点が、電流値４Ｉ0xの定
電流源に接続されていることと、第２の入力電圧Ｖyを
入力し、出力電流Ｉy +、Ｉx -をトランジスタＱ１３、Ｑ
１４に供給するＶ−Ｉ変換回路として、エミッタ抵抗Ｒ
yを有し線形な入力電圧範囲を拡大した差動トランジス
タ対Ｑ１１、Ｑ１２からなり、トランジスタＱ１２とト
ランジスタＱ１３のエミッタとは、直列接続された２つ
の抵抗を介して互いに接続され、２つの抵抗ＲＥyの共
通接続点が電流値４Ｉ0yの定電流源に接続されているこ
とである。
図９を参照して、本実施例と、図８に示した前記実施例
との相違点は、第１の入力電圧Ｖxを入力し、出力電流
Ｉx +、Ｉx +、Ｉx -、Ｉx -をトランジスタＱ５、Ｑ５′、
Ｑ６、Ｑ６′に供給するＶ−Ｉ変換回路として、エミッ
タ抵抗Ｒxを有し線形な入力電圧範囲を拡大した差動ト
ランジスタ対Ｑ７、Ｑ８、及びＱ９、Ｑ１０からなり、
トランジスタＱ７とＱ９のエミッタの共通接続点と、ト
ランジスタＱ８とＱ１０のエミッタの共通接続点とは、
直列接続された２つの抵抗を介して互いに接続され、こ
の２つの抵抗ＲＥxの共通接続点が、電流値４Ｉ0xの定
電流源に接続されていることと、第２の入力電圧Ｖyを
入力し、出力電流Ｉy +、Ｉx -をトランジスタＱ１３、Ｑ
１４に供給するＶ−Ｉ変換回路として、エミッタ抵抗Ｒ
yを有し線形な入力電圧範囲を拡大した差動トランジス
タ対Ｑ１１、Ｑ１２からなり、トランジスタＱ１２とト
ランジスタＱ１３のエミッタとは、直列接続された２つ
の抵抗を介して互いに接続され、２つの抵抗ＲＥyの共
通接続点が電流値４Ｉ0yの定電流源に接続されているこ
とである。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
低電圧動作を可能とし、一方の信号入力、あるいは両方
の信号入力に対して完全な線形動作を簡単な回路構成で
実現できるという効果を有する。これにより、本発明に
よれば、一方の信号入力Ｖxに対しては、１．９Ｖ程度
の低電圧で、１ＶP-P近い完全に線形な入力電圧範囲を
持つ、バイポーラマルチプライヤが実現できた。これ
は、一方の信号入力に対しては、逆双曲正接−双曲正接
変換動作を実現したことによる。
低電圧動作を可能とし、一方の信号入力、あるいは両方
の信号入力に対して完全な線形動作を簡単な回路構成で
実現できるという効果を有する。これにより、本発明に
よれば、一方の信号入力Ｖxに対しては、１．９Ｖ程度
の低電圧で、１ＶP-P近い完全に線形な入力電圧範囲を
持つ、バイポーラマルチプライヤが実現できた。これ
は、一方の信号入力に対しては、逆双曲正接−双曲正接
変換動作を実現したことによる。
【図１】本発明に係るバイポーラマルチプライヤの第１
の実施の形態を説明するための図である。
の実施の形態を説明するための図である。
【図２】本発明に係るバイポーラマルチプライヤの第２
の実施の形態を説明するための図である。
の実施の形態を説明するための図である。
【図３】本発明に係るバイポーラマルチプライヤの実施
例としてＶ−Ｉ変換回路の具体的な回路構成の一例を示
す図である。
例としてＶ−Ｉ変換回路の具体的な回路構成の一例を示
す図である。
【図４】図３に示したＶ−Ｉ変換回路の伝達特性の実測
値を示した特性図である。
値を示した特性図である。
【図５】図３に示したＶ−Ｉ変換回路を用いて実現し
た、図２に示したバイポーラマルチプライヤの伝達特性
の実測値を示した特性図である。
た、図２に示したバイポーラマルチプライヤの伝達特性
の実測値を示した特性図である。
【図６】本発明に係るバイポーラマルチプライヤの別の
実施の形態を説明するための図である。
実施の形態を説明するための図である。
【図７】本発明に係るバイポーラマルチプライヤの別の
実施の形態を説明するための図である。
実施の形態を説明するための図である。
【図８】本発明に係るバイポーラマルチプライヤの更に
別の実施の形態を説明するための図である。
別の実施の形態を説明するための図である。
【図９】本発明に係るバイポーラマルチプライヤの更に
別の実施の形態を説明するための図である。
別の実施の形態を説明するための図である。
【図１０】従来のバイポーラマルチプライヤの回路構成
の一例を示す図である。
の一例を示す図である。
１１ Ｖ−Ｉ変換回路 Ｑ１〜Ｑ１０ バイポーラトランジスタ Ｖx、Ｖy 第１、第２の入力電圧 Ｉ0、Ｉ0x 定電流源
Claims (8)
- 【請求項１】第１の差動入力信号を入力とし、各々が互
いに等しい値の電流を出力する出力対を２つ備えた第１
の電圧−電流変換回路（「第１のＶ−Ｉ変換回路」とい
う）と、 前記第１のＶ−Ｉ変換回路の２対の出力電流でそれぞれ
駆動される２対のトランジスタと、を備え、 前記２対のトランジスタの各トランジスタ対には第２の
差動入力信号が入力され、 前記２対のトランジスタの各エミッタからの出力電圧を
それぞれの入力電圧とし、一つの共通定電流源により駆
動される４つのトランジスタを備えたことを特徴とする
バイポーラマルチプライヤ。 - 【請求項２】第２の差動入力信号を入力とする第２の電
圧−電流変換回路（「第２のＶ−Ｉ変換回路」という）
の出力電流でそれぞれ駆動される１対のトランジスタを
さらに備えたことを特徴とする請求項１記載のバイポー
ラマルチプライヤ。 - 【請求項３】前記第１のＶ−Ｉ変換回路が、エミッタ抵
抗が挿入された差動対を含むことを特徴とする請求項１
記載のバイポーラマルチプライヤ。 - 【請求項４】前記一つの共通定電流源により駆動される
前記４つのトランジスタが、各トランジスタ対のコレク
タが交叉接続されたことを特徴とする請求項１記載のバ
イポーラマルチプライヤ。 - 【請求項５】第１の差動入力電圧を入力とし、互いに等
しい値の電流を出力する第１の出力対と、互いに等しい
値の電流を出力する第２の出力対と、を２つ備えた第１
の電圧−電流変換回路（Ｖ−Ｉ変換回路）と、 前記第１のＶ−Ｉ変換回路の第１及び第２の出力対にエ
ミッタがそれぞれ接続された第１及び第２のトランジス
タ対を備え、 前記第１及び第２のトランジスタ対のそれぞれのベース
端子間には第２の差動入力電圧信号が入力され、 エミッタが共通接続されて定電流源に接続され、コレク
タが互いに交叉接続された第３及び第４のトランジスタ
対を備え、 前記第３のトランジスタ対の各々のベースは、前記第１
のトランジスタ対と前記第２のトランジスタ対をそれぞ
れ構成する一方のトランジスタのエミッタにそれぞれ接
続され、 前記第４のトランジスタ対の各々のベースは、前記第１
のトランジスタ対と前記第２のトランジスタ対をそれぞ
れ構成する他方のトランジスタのエミッタにそれぞれ接
続され、 前記第３または第４のトランジタ対の出力電流、あるい
は、前記第３及び第４のトランジタ対の出力電流の差電
流から、前記第１の差動入力電圧と前記第２の差動入力
電圧とを掛け合わせた値を得るようにしたことを特徴と
するバイポーラマルチプライヤ。 - 【請求項６】第１の差動入力電圧を入力とし、互いに等
しい値の電流を出力する第１の出力対と、互いに等しい
値の電流を出力する第２の出力対と、を２つ備えた第１
の電圧−電流変換回路（「第１のＶ−Ｉ変換回路」とい
う）と、 第２の差動入力電圧を入力とする第２の電圧−電流変換
回路（「第２のＶ−Ｉ変換回路」という）と、 前記第１のＶ−Ｉ変換回路の第１及び第２の出力対にエ
ミッタがそれぞれ接続された第１及び第２のトランジス
タ対と、 前記第２のＶ−Ｉ変換回路の出力対にエミッタがそれぞ
れ接続された第３のトランジスタ対を備え、 前記第１及び第２のトランジスタ対のそれぞれのベース
端子間には前記第３のトランジスタ対のエミッタからの
出力電圧が入力され、 エミッタが共通接続されて定電流源に接続され、コレク
タが互いに交叉接続された第４及び第５のトランジスタ
対を備え、 前記第４のトランジスタ対の各々のベースは、前記第１
のトランジスタ対と前記第２のトランジスタ対をそれぞ
れ構成する一方のトランジスタのエミッタにそれぞれ接
続され、 前記第５のトランジスタ対の各々のベースは、前記第１
のトランジスタ対と前記第２のトランジスタ対をそれぞ
れ構成する他方のトランジスタのエミッタにそれぞれ接
続され、 前記第４または第５のトランジスタ対の出力電流、ある
いは、前記第３及び第４のトランジスタ対の出力電流の
差電流から、前記第１の差動入力電圧と前記第２の差動
入力電圧とを掛け合わせた値を得るようにしたことを特
徴とするバイポーラマルチプライヤ。 - 【請求項７】前記Ｖ−Ｉ変換回路が、定電流源でそれぞ
れ駆動されるバイポーラトランジスタ差動対に第１の差
動入力電圧を印加し、該差動対にエミッタ抵抗を介して
それぞれカレントミラー回路が接続され、該カレントミ
ラー回路から出力電流を取り出すことを特徴とする請求
項１、２、５、６のいずれか一に記載のバイポーラマル
チプライヤ。 - 【請求項８】前記Ｖ−Ｉ変換回路が、抵抗を介してエミ
ッタが共通接続された２対の差動トランジスタ対からな
ることを特徴とする請求項５又は６記載のバイポーラマ
ルチプライヤ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8312988A JP2888212B2 (ja) | 1996-03-08 | 1996-11-08 | バイポーラマルチプライヤ |
| GB9704931A GB2310941A (en) | 1996-03-08 | 1997-03-10 | Bipolar multiplier |
| AU15188/97A AU712618B2 (en) | 1996-03-08 | 1997-03-10 | Bipolar multiplier using quadritail cell |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8077696 | 1996-03-08 | ||
| JP8-80776 | 1996-03-08 | ||
| JP8312988A JP2888212B2 (ja) | 1996-03-08 | 1996-11-08 | バイポーラマルチプライヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298423A true JPH09298423A (ja) | 1997-11-18 |
| JP2888212B2 JP2888212B2 (ja) | 1999-05-10 |
Family
ID=26421751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8312988A Expired - Lifetime JP2888212B2 (ja) | 1996-03-08 | 1996-11-08 | バイポーラマルチプライヤ |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2888212B2 (ja) |
| AU (1) | AU712618B2 (ja) |
| GB (1) | GB2310941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002533967A (ja) * | 1998-12-18 | 2002-10-08 | マキシム・インテグレーテッド・プロダクツ・インコーポレーテッド | 線形化増幅器コア |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10134754A1 (de) | 2001-07-17 | 2003-02-06 | Infineon Technologies Ag | Multipliziererschaltung |
| CN108872747B (zh) * | 2018-06-27 | 2023-07-04 | 南京信息工程大学 | 基于相关系数的电涌保护器阻性电流提取装置及其方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5019444A (ja) * | 1973-06-20 | 1975-02-28 |
-
1996
- 1996-11-08 JP JP8312988A patent/JP2888212B2/ja not_active Expired - Lifetime
-
1997
- 1997-03-10 GB GB9704931A patent/GB2310941A/en not_active Withdrawn
- 1997-03-10 AU AU15188/97A patent/AU712618B2/en not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002533967A (ja) * | 1998-12-18 | 2002-10-08 | マキシム・インテグレーテッド・プロダクツ・インコーポレーテッド | 線形化増幅器コア |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2310941A (en) | 1997-09-10 |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990119 |