KR970004997B1 - 디램의 열 어드레스 디코더 - Google Patents
디램의 열 어드레스 디코더 Download PDFInfo
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Abstract
내용없음.
Description
제1도는 종래의 디램의 열 어드레스 디코더의 회로도.
제2도는 제1도의 동작 설명을 위한 파형도.
제3도는 본 발명에 따른 디램의 열 어드레스 디코더의 회로도.
제4도는 본 발명의 실시예.
제5도는 제3도 및 제4도의 동작설명을 위한 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 워드라인 2: 레벨쉬프트
G : 게이트 소자 Q : 트랜지스터
본 발명은 디램(DRAM)의 열 어드레스 디코더에 관한 것으로, 특히 대기(stan-by)시 메모리 셀로부터 워드라인을 통해 누설되는 전류를 차단시키므로서 메모리 셀에 저장된 데이타의 저장시간이 증가되도록 한 디램의 열 어드레스 디코더에 관한 것이다.
일반적으로 디램 소자가 고집적화 되면서 메모리 셀을 구성하는 단위 트랜지스터의 크기가 작아진다. 그러므로 디램의 대기 상태에서 메모리 셀로부터 누설되는 문턱전위 이하의 전위(sub threshold voltage)에 기인한 누설전류는 무시할 수 없게 된다. 이러한 누설전류로 인해 메모리 셀에 저장된 데이타가 불안정하여 독출(read) 동작시 독출 데이타의 상태를 판별하기 어렵게 되므로 더욱 빠른 주기로 리프레쉬(refresh) 동작을 수행하지 않으면 안된다.
따라서 본 발명은 디램의 대기시에 워드라인에 접지전위보다 더 낮은 음전위를 유지시켜 메모리 셀로부터 워드라인을 통해 누설되는 전류를 차단시킴으로써 상기한 단점을 해소할 수 있는 디램의 열 어드레스 디코더를 제공하는데 그 목적이 있다.
본 발명은 NMOS 트랜지스터의 게이트 단자에 접지전위보다 낮은 음전위가 인가되는 경우 NMOS 트랜지스터의 드레인 및 소오스 단자간에 흐르는 전류가 작아지는 NMOS 트랜지스터의 특성을 이용하였다.
종래 디램의 워드라인은 대기시에 접지전위를 유지하지만 본 발명에 의하면 워드라인이 접지전위 이하의 음전위를 유지하므로 메모리 셀로부터 워드라인을 통해 누설되는 누설전류를 차단할 수 있다.
상술한 목적을 달성하기 위한 본 발명은 제1 및 제2 어드레스 신호를 입력으로하는 낸드게이트(G1)와, 상기 낸드게이트(G1)의 출력신호를 반전시키는 반전게이트(G2)와, 상기 낸드게이트(G2)의 출력신호를 붙스트래핑하기 위한 트랜지스터(Q1)와, 상기 트랜지스터(Q1)의 출력신호에 따라 메모리 셀을 선택하기 위한 셀렉션 신호원을 워드라인(1)에 공급하는 트랜지스터(Q2)와, 상기 반전게이트(G2)의 출력신호를 반전기키는 반전게이트(G3)와, 상기 반전게이트(G3)의 출력신호에 따라 상기 워드라인의 전위를 접지전위로 하기 위한 트랜지스터(Q3)으로 구성되는 디램의 열 어드레스 디코더에 있어서, 디램의 대기동작시 상기 워드라인(1)의 전위가 접지전위보다 낮은 접지전위가 인가되도록 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 종래의 디램의 열 어드레스 디코더의 회로도로서 제2도를 참조하여 설명하면 다음과 같다.
제1 및 제2 어드레스(j 및 k)가 제2도에 도시된 바와 같이 HIGH 상태이면, 낸드게이트(G1)의 출력은 LOW 상태가 되고 반전게이트(G2)를 경유한 HIGH 신호가 반전게이트(G3)를 경유하면 LOW 상태가 되므로 트랜지스터(Q3)는 턴오프된다. 또한 상기 반전게이트(G2)를 경유한 HIGH 신호는 트랜지스터(Q1)에 의해 제2도의 S파형과 같이 Vdd이상으로 붙스트래핑(bootstrapping)된 신호가 트랜지스터(Q2)의 게이트 단자에 인가되어 트랜지스터(Q2)가 턴온된다. 그러므로 메모리 셀을 선택하기 위한 셀렉션 신호원(S)이 워드라인(1)에 공급되어 메모리 셀(도시안됨)이 선택된다.
반면에 상기 제1 및 제2 어드레스 신호가 LOW 상태이며(즉, 대기상태) 상기 트랜지스터(Q2)는 턴오프되고 트랜지스터(Q3)는 턴온되어 상기 워드라인(1)은 접지전위가 유지되는데, 이 때 메모리 셀로부터의 누설 전류가 상기 워드라인(1) 및 트랜지스터(Q3)를 통해 접지로 흐르게 된다.
제3도는 본 발명에 따른 디램의 열 어드레스 디코더의 상세회로도를 도시하고 있는데 기본적인 구성은 같지만 제1도의 트랜지스터(Q3)의 소오스단자는 접지되는 것이 아니라 접지전위보다 낮은 음전압이 공급되도록 구성된다.
즉, 음전압이 상기 트랜지스터(Q3) 및 워드선(1)을 통해 메모리 셀용 NMOS 트랜지스터(도시안됨)의 게이트 단자에 공급되므로 메모리 셀용 NMOS 트랜지스터의 드레인 및 소오스단자 간에는 전혀 전류가 흐르지 못하게 되어 그의 게이트 단자를 통한 누설전류는 발생되지 않는다. 제5도의 WL은 대기시 즉, T1 이전 및 T2 이후 구간에서 워드라인(1)의 전위가 접지전위보다 낮은 음전위를 유지하고 있는 상태를 도시한다.
제4도는 본 발명의 실시예로서, 워드라인(1)에 메모리 셀을 선택하고자 할때는 상기 트랜지스터(Q3)의 소오스단자의 전위는 접지전위가 되도록 하고, 워드라인(1)에 의해 선택되었던 메모리셀을 디스에이블 시키는 경우에는 상기 트랜지스터(Q3)의 소오스 단자의 전위는 접지전위보다 낮은 음전위가 되도록 구성되는데 좀더 상세히 설명하면 다음과 같다.
상기 워드라인(1)에 의해 메모리 셀을 선택하고자 할 경우 제1 및 제2 어드레스 신호를 HIGH로 하면 제1도에서 설명한 바와 같이 트랜지스터(Q2)는 턴온되는데 이때 제어신호(C)가 LOW상태이면 레벨 쉬프터(2)의 낸드게이트(G4,G5 및 G0)를 경유한 HIGH신호가 트랜지스터(Q9)의 게이트 단자에 공급되어 이 티랜지스터(Q9)가 턴온되므로 트랜지스터(Q3)의 소오소 단자에는 접지전위가 인가된다. 이때 반전게이트(G6 및 G7) 및 낸드게이트(G8)을 경유한 HIGH신호는 캐패시터(C1)를 통해 트랜지스터(Q6)에 공급되어 이 트랜지스터(Q6)가 턴온되므로 트랜지스터(Q8)의 게이트 단자에는 Vbb전위가 인가되어 트랜지스터(Q8)는 턴오프된다.
반면에, 상기 워드라인(1)에 의해 선택되었던 메모리 셀을 디스에이블 시키려하는 경우에는 상기 제 1 및 제2 어드레스 신호(j 및 k)를 low상태로 하면 상기 트랜지스터(Q2)는 턴오프된다. 이때 상기 제어신호(C)를 HIGH상태로 하면 낸드게이트(G4,G5 및 G9)를 경유한 신호는 LOW상태가 되어 상기 트랜지스터(Q9)는 턴오포되는 반면 상기 반전 게이트(G4 및 G5)및 캐패시터(C2)를 경유한 HIGH신호에 의해 트랜지스터(Q5)가 턴온되므로 트랜지스터(Q6)은 턴오프되어 트랜지스터(Q8)의 게이트단자는 HIGH상태가 된다. 그러므로 트랜지스터(Q8)이 턴온되어 제5도의 T1 이전시간 및 T2 이후시간 동안 음전압이 트랜지스터(Q8) 및 (Q3)을 통해 상기 워드라인(1)에 공급된다.
본 발명은 셀프 리프레쉬 동작 또는 Cbr 리프레쉬 동작에서는 상기 워드라인(1)의 전위가 음전위가 되고 다른 경우에는 접지전위가 되도록 구성할 수도 있다.
상술한 바와 같이 본 발명에 의하면 대기 (stand-by)시 메모리 셀로부터 워드라인을 통해 누설되는 전류를 차단시키므로써 메모리 셀에 저장된 데이타의 저장시간이 증가되도록 할 수 있는 탁월한 효과가 있다.
Claims (3)
- 제1 및 제2 어드레스 신호를 입력으로 하는 낸드게이트(G1)와, 상기 낸드게이트(G1)의 출력신호를 반전시키는 반전게이트(G2)와, 상기 낸드게이트(G2)의 출력신호를 붙스트래핑 하기 위한 트랜지스터(Q1)와, 상기 트랜지스터(Q1)의 출력신호에 따라 메모리 셀을 선택하기 위한 셀렉션 신호원을 워드라인(1)에 공급하는 트랜지스터(Q2)와, 상기 반전게이트(G2)의 출력신호를 반전시키는 반전게이트(G3)와, 상기 반전게이트(G3)의 출력신호에 따라 상기 워드라인의 전위를 접지전위로 하기 위한 트랜지스터(Q3)로 구성되는 디램의 열 어드레스 디코더에 있어서, 디램의 대기동작시 상기 워드라인(1)의 전위가 접지전위보다 낮은 전위가 인가되도록 구성되는 것을 특징으로 하는 디램의 열 어드레스 디코더.
- 제1항에 있어서, 상기 워드라인(1)에 의해 메모리 셀을 선택할 때는 상기 트랜지스터(Q3)의 소오스단자 전위가 접지전위가 되게 하고, 상기 워드라인(1)에 의해 선택되었던 메모리 셀을 디스에이블 시키려 할때는 상기 트렌지스터(Q3)의 소오스 단자 전위가 접지전위보다 낮은 음전위가 공급되도록 구성되는 것을 특징으로 하는 디램의 열 어드레스 디코더.
- 제1항에 있어서, 디램의 셀프 리프레쉬 동작 또는 Cbr리프레쉬 동작에서는 상기 워드라인(1)에 음전압이 공급되고 디랩의 정상동작에서는 접지전압이 공급되도록 구성되는 것을 특징으로 하는 디램의 열 어드레스 디코더.
Priority Applications (1)
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| KR1019930028137A KR970004997B1 (ko) | 1993-12-17 | 1993-12-17 | 디램의 열 어드레스 디코더 |
Applications Claiming Priority (1)
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| KR1019930028137A KR970004997B1 (ko) | 1993-12-17 | 1993-12-17 | 디램의 열 어드레스 디코더 |
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Family Applications (1)
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|---|---|---|---|---|
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| KR100564418B1 (ko) * | 1998-12-30 | 2006-06-08 | 주식회사 하이닉스반도체 | Dram의 음전위 워드라인 전압 공급회로 |
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1993
- 1993-12-17 KR KR1019930028137A patent/KR970004997B1/ko not_active IP Right Cessation
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| KR950021545A (ko) | 1995-07-26 |
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