KR970004617B1

KR970004617B1 - 이득 제어 증폭 회로

Info

Publication number: KR970004617B1
Application number: KR1019890016681A
Authority: KR
Inventors: 마사시 아라이
Original assignee: 상요덴기 가부시끼가이샤; 이우에 사또시
Priority date: 1988-11-18
Filing date: 1989-11-17
Publication date: 1997-03-29
Also published as: EP0369469A2; US5030923A; JPH02137509A; EP0369469A3; DE68918667D1; EP0369469B1; DE68918667T2; JPH0666614B2; KR900008769A

Abstract

요약 없음

Description

이득 제어 증폭 회로

제1도는 본 발명의 한 실시예를 도시한 회로도.

제2도는 종래의 이득 제어 회로를 도시한 회로도.

*도면의 주요부분에 대한 부호의 설명*

15 : 초단 증폭수17, 18 : 제1 및 제2 트랜지스터

19 : 저항20, 21, 42, 44 : 정전류 회로

22, 23 : 다이오드24 : 후단 증폭부

28 : 부하 저항30 : 기준 전류 발생부

33 : 제어 전류 발생부34 : 전류 흡인부

39 : 제어부

본 발명은 이득 제어 증폭 회로의 개량에 관한 것으로, 특히 넓은 이득 제어 범위를 확보할 수 있는 이득 제어 증폭 회로에 관한 것이다.

종래에, 1987년 8월 24일자로 발행된 "닛께이 일렉트로닛스" 제208편, RDS신호 복조용 IC의 회로 블럭도에 대한 설명이 기재되어 있는데, 그 중에 RDS신호의 레벨을 일정하게 하기 위한 이득제어 증폭 회로가 배치되어 있다. 그러므로, 상기 이득 제어 증폭 회로는 제2도에 도시된 바와같이 구성되어 있다. 제2도에서, 이득 제어되는 입력신호(Vi)는 입력단자 (1)에 인가되고, 제1 및 제2트랜지스터 (2 및 3)을 포함하는 초단 증폭부(4)에서 증폭되다. 이때, 초단 증폭부(4)의 제어 입력단자(5)에는 이득 제어 신호(Vc)가 인가되므로, 상기 초단 증폭부(4)의 이득은 상기 이득 제어 신호(Vc)에 대응한다. 상기 초단 증폭부(4)의 출력신호(V₁)은 제1 및 제2트랜지스터 (2 및 3)의 콜렉터 부터 더블 엔드(double end)에서 인출되어, 후단 증폭부(6)에 인가된다. 그리고, 후단 증폭부(6)에서 재 증폭된 후에, 출력 단자(7)로 도출된다.

이때, 제1 및 제2트랜지스터 (2와3)의 에미터사이에 접속된 저항(8)의 값을 R_E, 정전류 트랜지스터(9및 10)의 콜렉터 전류를 각각 I라 하면, 초단 증폭부(4)의 이득 G₁은 다음식과 같다.

(여기에서, K는 볼트만 정수, T는 절대 온도, q는 전자 전하)

또한, 후단 증폭부(6)의 정 전류원(11)로 흐르는 전류를 2I₂, 및 부하 저항(12)의 저항값을 R₁이라 한다면,

후단 트랜지스터(6)의 이득 G₂는 다음식과 같다.

(여기에서 Vo는 출력단자(7)에서 얻어지는 출력전압)

상기 제1식 및 제2식에서 제2도에 도시된 회로의 종합 이득 G는 다음식과 같다.

(여기서,

는 트랜지스터의 에미터 내부 저항)이 되므로, 종합 이득 G는 I₂/I₁에 거의 비례한다.) 따라서, 제어 입력 단자(5)에 인가되는 제어신호(Vc)가 변한다면, 이에 따라 전류 I₁이 변하고, 종합 이득(G)도 변하게 되어 제2도의 회로를 이득 제어 증폭 회로로서 사용할 수 있게 된다.

제2도의 이득 제어 증폭 회로의 최대 이득은 상기 제3식에서 분명해진 바와 같이, 저항(8)의 저항값(R_E)에 따라 결정되고, 상기 저항값(R_E)는 작게 할수록 최대 이득을 크게 얻을 수 있다. 또한, 제2도에 도시된 제어 증폭회로의 입력 동적 범위(dynamic range)는 저항(8)의 저항값(R_E)와 정전류 트랜지스터(9 및 10)으로 흐르는 전류 I₁과의 적(積), 즉 R_E· I₁에 따라서 결정되고, 상기 저항값(R_E)를 크게 할수록 입력 동적 범위를 크게 할 수 있다. 또한, 제2도의 이득 제어 회로의 이득 제어 범위는 다이오드(13 및 14)의 저항분, 제1 및 제2트랜지스터 (2 및 3)의 포화등에 따라서 결정되는 고유 최대 전류값과 저항(8)의 자항값에 의해 결정된다.

그러므로, 저항(8)은 최대 이득, 입력 동적 범위, 및 이득 제어 범위등의 모든 제반특성에 관련될 뿐만 아니라, 상기 저항(8)의 값의 변화 방향과 상기 제반 특성의 개량 방향은 반드시 일치한다고 할 수 없으므로, 상기 모든 제반 특성의 최량으로 하는 저항값을 가장 양호하게 선택하는 것은 매우 어려웠었다.

본 발명은 상술한 점을 감안하여 이루어진 것으로, 한쌍의 트랜지스터 및 부하로서 배치되는 다이오드를 구비하는 초단 증폭부, 초단 증폭부의 출력 신호를 증폭하는 후단 증폭부, 기준 전류를 발생하는 기준 전류 발생부, 기준 전류의 n배의 전류를 발생하고, 상기 한쌍의 트랜지스터의 콜렉터로 공급하는 제어 전류 발생부, 다이오드로 흐르는 전류를 흡인하는 전류 흡인부, 및 제어신호에 따라 상기 기준 전류 및 흡인 전류의 값을 변화시키는 제어부를 포함하는 것을 특징으로 한다.

본 발명에 의하면, 입력 신호의 레벨이 작을 때에는 제어 신호 발생부에서 최대 전류가 제1 및 제2트랜지스터의 콜렉터에 공급된다. 그 때문에, 초단 증폭부의 이득은 최대가 된다. 입력 신호의 레벨이 커짐에 따라 제어 전류 발생부의 출력 제어 전류가 감소하고, 초단 증폭부의 이득이 감소된다. 이때 까지, 전류 흡인부는 동작을 개시하지 않는다. 입력 신호 레벨이 더 커지면 기준 전류 발생부의 출력 기준 전류가 0이되고, 그 다음, 전류 흡인부가 동작을 개시한다. 이 때문에, 부하가 되는 다이오드로 증대하여, 초단 증폭부의 이득이 더 감소된다.

제1도는 본 발명의 한 실시예를 도시한 회로도로서, 참조 번호 (15)는 피제어 입력 신호가 인가되는 입력단자(16), 제1 및 제2트랜지스터 (17과 18)의 에미터사이에 접속된 입력 동적 범위 설정용 저항(19), 상기 제1 및 제2트랜지스터 (17과 18)에 에미터 전류로를 형성하는 제1 및 제2정전류 회로 (20 및 21), 및 상기 제1 및 제2트랜지스터 (17과 18)의 콜렉터에 접속된 제1 및 제2다이오드 (22 및 23)으로 이루어진 초단 증폭부이고, 참조 번호 (24)는 차동 접속된 제3 및 제4트랜지스터 (25 및 26) 및 이 제3 및 제4트랜지스터 (25 및 26)의 콜렉터 부하로서 배치되는 전류 미러(mirror) 회로(27)로 구성된 후단 증폭부이며, 참조 번호 (28)은 상기 제4트랜지스터(26)의 콜렉터에 접속된 출력 단자(29)에 접속된 저항이고, 참조 번호(30)은 차동 접속된 제5 및 6트랜지스터 (31 및 32)로 이루어진 제5 및 제6트랜지스터 (31 및 32)로 이루어진 기준 전류 발생부이며, 참조 번호(33)은 상기 기준 전류의 n배 (n<1)의 전류를 발생하는 전류 미러 회로를 구성하는 제어 전류 발생부이고, 참조 번호(34)는 상기 제1 및 제2다이오드 (22 및 23)으로 흐르는 전류를 흡인하는 제7 및 제8트랜지스터 (35 및 36) 및 이 제7 및 제8트랜지스터 (35 및 36)의 베이스 오프셋 전압을 제공하는 전압원(37)로 구성된 전류 흡인부이며, 참조번호 (39)는 베이스에 이득 제어 신호가 인가되는 제9트랜지스터 (40)을 포함하고, 이 제9트랜지스터 (40)의 콜렉터 전압에 의해 상기 기준 전류 발생부(30) 및 전류 흡인부(34)를 제어하는 제어부이다.

입력 단자(16)에 인가되는 입력 신호는 초단 증폭부(15)에서 증폭된 후 후단 증폭부에서 다시 증폭되고, 출력 단자(29)에서 증폭된 출력 신호가 발생한다.

그러므로, 상기 입력 신호가 작을 때에는 제어 단자(41)에 인가되는 이득 제어용인 제어 신호(Vc)가 작아지고, 제9트랜지스터 (40)은 오프 상태가 된다. 이 때문에 기준 전류 발생부(30)을 구성하는 제5트랜지스터 (31)의 베이스 전압이 제6트랜지스터 (32)의 베이스 전압보다 전압원(37)의 전압 분량만큼 (약 200mV만큼) 높아지고, 제5트랜지스터 (31)이 온 상태가 되고, 제6트랜지스터 (32)가 오프 상태가 된다. 따라서, 기준 전류 발생부(30)의 출력 전류는 정전류 회로(42)로 흐르는 전류 (I₁)과 같은 값으로 된다. 상기의 출력 전류는 제어 전류 발생부(33)에서 n배로 되고, 제1 및 제2트랜지스터 (17 및 18)의 콜렉터에 공급된다. 여기에서, 상기 제어 전류 발생부(33)이 존재하지 않는다면, 제1트랜지스터 (17)의 콜렉터 전류와 제1다이오드(22)로 흐르는 전류, 제2트랜지스터 (18)의 콜렉터 전류와 제2다이오드(23)으로 흐르는 전류가 같아지고, 초단 증폭부(15)의 이득은 상기 제1 및 제2다이오드 (22 및 23)으로 흐르는 전류에 대응하여 결정된다. 이에 대하여 제어 전류 발생부(33)이 존재하면, 제1 및 제2트랜지스터 (17 및 18)이 콜렉터 전류의 일부를 제어 전류 발생부(33)으로 강제로 공급되므로, 제1 및 제2다이오드 (22 및 23)으로 흐르는 전류가 감소하고, 이에 따라 초단 증폭부(15)의 이득이 증대한다. 입력 신호가 작고, 제어 신호(Vc)가 작을 때에는 제9트랜지스터(31)의 콜렉터 전류가 제어 전류 발생부(33)의 출력 제어 전류가 nI₁이 되고, 초단 증폭부(15)의 이득은 최대가 된다. 그리고, 제어 전류 발생부(33)은 기존의 전류 미러 회로를 그대로 이용할 수 있으므로, 상세한 설명은 생략한다.

입력 신호가 증대하여 제어 신호 (Vc)가 커지면, 제9트랜지스터(40)의 도통도(導通度)가 증대하고, 제5트랜지스터(31)의 베이스 전압이 저하한다. 그러므로, 기준 전류 발생부(30)을 구성하는 차동 증폭 회로가 능동 영역에서 동작하게되어, 제5트랜지스터(31)의 콜렉터 전류는 상기 제어 신호 (Vc)에 따라서 I₁로는 감소되지 않는다. 지금부터, 제5트랜지스터(31)의 콜렉터 전류를 I₁(=mI)(여기에서, m은 분류비로서, m<1)이라 한다면, 제어 전류 발생부(33)의 출력 전류은 nI₁(=nmI)로 감소하고, 이에 대응하여 제1 및 제2다이오드(22 및 23)으로 흐르는 전류가 증대한다. 이 때문에, 초단 증폭부(15)의 이득은 서서히 감소한다.

입력 신호가 소정값이 되고, 이에 대응하여 제어 신호 (Vc)가 소정값이 되면, 제5트랜지스터 (31)이 오프 상태가 되고, 제6트랜지스터 (32)가 온 상태가 되며, 상기 제5트랜지스터 (31)이 콜렉터 전류, 즉 기준 전류 발생부 (30)의 출력 전류가 0이 된다. 이 때문에 제어 전류 발생부 (33)의 출력 제어 전류도 0이 되고, 제1 및 제2트랜지스터 (17 및 18)이 콜렉터 전류와 제1 및 제2다이오드 (22 및 23)으로 흐르는 전류가 같아지며, 초단 증폭부(15)의 이득이 작은 소정값이 된다. 이 때, 제9트랜지스터 (40)의 콜렉터 전압은 전압원(43)의 값에 대응한다.

여기에서, 입력 신호를 Vi, 출력단자 (29)가 얻는 출력 신호를 Vo, 저항 (19)의 값을 R_E, 정전류 회로 (44)로 흐르는 전류를 2I₃, 및 부하 저항(28)의 값을 R_E라 하면, 제1도의 종합 이득 G는 다음식과 같다.

따라서, 기준 전류 발생부 (30) 및 제어 전류 발생부 (33)을 사용하는 제어 이득은 상기 제4식에 대응하여 행해지며, 그 정성(定性) 동작은 상술한 바와 같다.

다음에, 전류 흡인부 (34)를 사용하는 이득 제어에 대하여 설명한다. 입력 신호가 더 커지고, 제어 신호 (Vc)가 더 커지면, 제9트랜지스터 (40)의 콜렉터 전압(Vx)가 더 저하된다. 그리고, 상기 콜렉터 전압 V_x가 다음식과 같이 감소되면,

V_x=V₁+V₂-V_BE(5)

(여기에서 V₁은 전압원 (37)의 전압, V₂는 전압원 (43)의 전압, V_BE는 제7 및 제8트랜지스터 (35 및 36)의 베이스와 에미터사이의 전압.)

상기 제7 및 제8트랜지스터 (36 및 37)이 온 상태가 되고, 제1 및 제2다이오드 (22 및 23)으로 흐르는 전류를 흡인한다. 이 때문에, 제1 및 제2다이오드 (22 및 23)의 출력 전류는 제1 및 제2트랜지스터 (17 및 18)의 콜렉터 전류와 제7 및 제8트랜지스터 (35 및 36)의 콜렉터 전류의 합 전류가 되고, 초단 증폭부 (15)의 이득은 더 저하된다.

이 제어 동작들을 종합하면 다음과 같다. 즉, 초단 증폭부 (15)의 이득은 입력 신호가 작을 때, 정전류 회로(42)로 흐르는 전류 (I₁)과 동일한 기준 전류 (I₂)와 제어 전류 발생부 (33)의 전류비 (n)들에 의해 결정되는 제어 전류에 대응하는 값이 되고, 입력 신호의 증대에 따라 상기 기준 전류 (I₂)가 mI로 감소되면, 이에 따라 이득이 감소되고, 상기 기준 전류 (I₂)가 0이 되면, 정전류 회로 (20 및 21)의 전류에 의해 이득이 결정되는 비제어 상태로 되고, 입력 신호가 증대하면, 전류 흡인부 (34)의 흡인 전류에 대응하여 이득이 더욱 감소되도록 제어된다.

따라서, 제1도의 이득 증폭 회로를 사용하면, 이득 제어 범위를 크게 확대할 수 있다. 또한, 최대 이득은 제어 전류 발생부 (33)의 출력 제어 전류, 즉 기준 전류 발생부 (30)의 정전류 회로 (42)로 흐르는 전류 (I₁)과 전류비 (n)에 의해 결정되고, 임의로 설정 할 수도 있다.

또한, 제1도의 이득 제어 제어 증폭 회로의 입력 동적 범위는 정전류 회로 (20 및 21)로 흐르는 전류와 저항(19)에 의해 결정되는데, 종래의 이득 제어 증폭 회로와는 달리 상기 저항 (19)의 값을 이득 제어 범위 또는 최대 이득의 설정에 관련시킬 필요가 없으므로, 상기 입력 동적 범위를 확대하는 값, 즉 비교적 큰 값으로 설정할 수 있다.

상술한 바와 같이 본 발명에 의하면, 기준 전류 발생부 및 제어 전류 발생부를 제1이득 제어, 및 전류 흡인부를 사용하는 제2이득 제어를 조합하여 이득 제어를 행하므로, 이득 제어 범위를 확대할 수 있다. 또한, 최대 이득이 기준 전류 발생부에 의해 설정되고, 입력 동적 범위를 초단 증폭부의 제1트랜지스터와 제2트랜지스터의 에미터사이에 접속된 저항에 의해 설정될 수 있으므로, 용이하게 설계할 수 있는 이득 제어 증폭 회로를 제공할 수 있다.

Claims

에미터 저항을 통해 접속된 한쌍의 트랜지스터 및 이 한쌍의 트랜지스터의 부하로서 배치되는 다이오드로 구성된 초단 증폭부, 및 이 초단 증폭부의 출력 신호를 증폭하는 후단 증폭부, 기준 전류를 발생시키는 기준 전류 발생부, 기준 전류의 n배의 제어 전류를 발생시키고, 한쌍의 트랜지스터의 콜렉터로 공급하는 제어 전류 발생부, 다이오드로 흐르는 전류를 흡인하는 전류 흡인부, 및 제어신호에 대응하여 상기 기준 전류 발생부의 출력 기준 전류 및 전류 흡인부의 흡인 전류의 값을 변화시키는 제어부로 구성된 것을 특징으로 하는 이득 제어 증폭 회로.
제1항에 있어서, 제어 신호의 레벨이 제1의 소정 범위에 있을 때, 제어 신호값에 대응하여 기준 전류값을 변화시키고, 제어 신호의 레벨이 제1의 소정 범위보다 큰 제2의 소정 범위에 있을 때, 제어 신호값에 대응하여 흡인 전류값을 변화시키는 것을 특징으로 하는 이득 제어 증폭회로.
제1항에 있어서, 한쌍의 트랜지스터의 콜렉터에 제어 전류를 공급함으로써, 다이오드로 흐르는 전류를 감소시켜 이득을 증대시키는 것을 특징으로 하는 이득 제어 증폭회로.
제1항에 있어서, 전류 흡인부가 다이오드로 흐르는 전류를 흡인함으로써, 다이오드로 흐르는 전류를 증가시켜 이득을 저하시키는 것을 특징으로 하는 이득 제어 증폭 회로.