JPS6190507A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- JPS6190507A JPS6190507A JP21195384A JP21195384A JPS6190507A JP S6190507 A JPS6190507 A JP S6190507A JP 21195384 A JP21195384 A JP 21195384A JP 21195384 A JP21195384 A JP 21195384A JP S6190507 A JPS6190507 A JP S6190507A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はテレビやラジオなどのアナログ信号処理回路
に用いられる自動利１１制陣回路に関する。
に用いられる自動利１１制陣回路に関する。
［発明の技術的背＠］
アナログ信号の振幅を一定に保つ場合には自動利得制御
回路が用いられる。この自動利１９制御回路では、入力
信号の振幅の変化に応じて増幅器のｆ！Ｉ １り制御を
行ない、これによって常に一定した出力振幅をｔｉるよ
うにしている。
回路が用いられる。この自動利１９制御回路では、入力
信号の振幅の変化に応じて増幅器のｆ！Ｉ １り制御を
行ない、これによって常に一定した出力振幅をｔｉるよ
うにしている。
第５図はこのような殿能を有する従来の自動用ｉｆ １
ｉｌｌ １２１１回路の回路図である。入力信号は端子
１１゜１２間に１共給される。なお端子１２には直流バ
イアスのみが供給され、端子１１にはこの直流バイアス
に重畳された交流信号が供給されている。上記端子１１
、１２には抵抗１３．１４それぞれの一端が接続されて
おり、抵抗１３．１４の他端はエミッタが共通接続され
差動対１５を構成するｎ ｏ ｎ をのトランジスタ１
６、１７の各ベースに接続されている。上記差動対１５
は、トランジスタ１６．１７の共通エミッタとアース電
位Ｖｓｓ印加点との間に挿入されている定電流源１８お
よびトランジスタ１６．１７の各コレクタと高電位Ｖｃ
ｒ印加点との間にコレクタ、エミッタ間が挿入されトラ
ンジスタ１６．１７それぞれとカスケード接続されてお
り、トランジスタ１６．１７の負荷となるｎｐｎ型のト
ランジスタ１９．２０と共に第１の差動増幅回路２１を
構成している。そして上記トランジスタ１９．２０のベ
ースには所定バイアスが並列に供給されている。
ｉｌｌ １２１１回路の回路図である。入力信号は端子
１１゜１２間に１共給される。なお端子１２には直流バ
イアスのみが供給され、端子１１にはこの直流バイアス
に重畳された交流信号が供給されている。上記端子１１
、１２には抵抗１３．１４それぞれの一端が接続されて
おり、抵抗１３．１４の他端はエミッタが共通接続され
差動対１５を構成するｎ ｏ ｎ をのトランジスタ１
６、１７の各ベースに接続されている。上記差動対１５
は、トランジスタ１６．１７の共通エミッタとアース電
位Ｖｓｓ印加点との間に挿入されている定電流源１８お
よびトランジスタ１６．１７の各コレクタと高電位Ｖｃ
ｒ印加点との間にコレクタ、エミッタ間が挿入されトラ
ンジスタ１６．１７それぞれとカスケード接続されてお
り、トランジスタ１６．１７の負荷となるｎｐｎ型のト
ランジスタ１９．２０と共に第１の差動増幅回路２１を
構成している。そして上記トランジスタ１９．２０のベ
ースには所定バイアスが並列に供給されている。
上記トランジスタ１６と１９の直列接続点にはｎｐｎ型
のトランジスタ３１のベースが接続されており、同様に
トランジスタ１７と２０の直列接続点にはｎｐｎ型のト
ランジスタ３２のベースが接続されている。
のトランジスタ３１のベースが接続されており、同様に
トランジスタ１７と２０の直列接続点にはｎｐｎ型のト
ランジスタ３２のベースが接続されている。
上記両トランジスタ３１．３２はエミッタが共通に接続
されており、この両トランジスタ３１．３２は差動対３
３を構成している。上記差動対３３は、トランジスタ３
１．３２の共通エミッタとアース電位Ｖｓｓ印加点との
間に挿入されている定電流源３４およびトランジスタ３
？、 ’３２の各コレクタと高電位Ｖｃｃ印加点との間
に挿入されている負荷抵抗３５．３６と共に第２の差動
増幅回路３７を構成している。
されており、この両トランジスタ３１．３２は差動対３
３を構成している。上記差動対３３は、トランジスタ３
１．３２の共通エミッタとアース電位Ｖｓｓ印加点との
間に挿入されている定電流源３４およびトランジスタ３
？、 ’３２の各コレクタと高電位Ｖｃｃ印加点との間
に挿入されている負荷抵抗３５．３６と共に第２の差動
増幅回路３７を構成している。
上記第１の差動増幅回路２１のＭ動増幅対１５を構成す
るトランジスタ１６．１７のベースにはダイオード４１
．４２の各アノードがそれぞれ接続されており、これら
ダイオード４１．４２のカソードは共通に接続されてい
る。さらに上記ダイオード４１．４２のカソード共通接
続点には利得制御電流源としてのｎｐ ・、１ｎ
型のトランジスタ４３のコレクタが接続されており、こ
のトランジスタ４３のエミッタはエミッタ抵抗４４を介
してＶｓｓ印加点に接続されている。
るトランジスタ１６．１７のベースにはダイオード４１
．４２の各アノードがそれぞれ接続されており、これら
ダイオード４１．４２のカソードは共通に接続されてい
る。さらに上記ダイオード４１．４２のカソード共通接
続点には利得制御電流源としてのｎｐ ・、１ｎ
型のトランジスタ４３のコレクタが接続されており、こ
のトランジスタ４３のエミッタはエミッタ抵抗４４を介
してＶｓｓ印加点に接続されている。
上記第２の差動増幅回路３７の差動出力信号はＡＧＣ（
自動利得制御ｌｌ）検波回路４５に供給されている。こ
の。ＡＧＣ検波回路４５はこの差動増幅回路３７の出力
振幅を一定に保つために、差動増幅回路３１の出力振幅
が一定値を越えるとＶｃ ｃ Ｎ位側に出力信号を増加
させる周知の回路である。そしてこのＡＧＣ検波回路４
５の出力信号は上記利得制御２１１電流源としてのｎｐ
ｎ型のトランジスタ４３のベースに供給されている。
自動利得制御ｌｌ）検波回路４５に供給されている。こ
の。ＡＧＣ検波回路４５はこの差動増幅回路３７の出力
振幅を一定に保つために、差動増幅回路３１の出力振幅
が一定値を越えるとＶｃ ｃ Ｎ位側に出力信号を増加
させる周知の回路である。そしてこのＡＧＣ検波回路４
５の出力信号は上記利得制御２１１電流源としてのｎｐ
ｎ型のトランジスタ４３のベースに供給されている。
このような構成の回路では、ダイオード４１．４２がカ
ットオフしているときには、端子１１．１２間に供給さ
れる入力信号が第１の差動増幅回路２１において利得１
で増幅され第２の差動増幅回路３１に供給される。第２
の差動増幅回路３７ではこの信号をトランジスタ３１．
３２のエミッタ動抵抗ｒｅ（ただしｒｅはトランジスタ
の・コレクタ電流の変化分をベース、エミッタ電流の変
化分でｉ？７つだ謄、すなわち相互コンダクタンスの逆
数）と負荷抵抗３５゜３６との抵抗比に応じた利得で増
幅する。
ットオフしているときには、端子１１．１２間に供給さ
れる入力信号が第１の差動増幅回路２１において利得１
で増幅され第２の差動増幅回路３１に供給される。第２
の差動増幅回路３７ではこの信号をトランジスタ３１．
３２のエミッタ動抵抗ｒｅ（ただしｒｅはトランジスタ
の・コレクタ電流の変化分をベース、エミッタ電流の変
化分でｉ？７つだ謄、すなわち相互コンダクタンスの逆
数）と負荷抵抗３５゜３６との抵抗比に応じた利得で増
幅する。
第１の差動増幅回路２１の差動対１５を構成するトラン
ジスタ１６．１７のベースに接続されている抵抗１３、
１４およびダイオード４１．４２はこの第１の差動増幅
回路２１の利得を制御するために設けられている。すな
わち、第２の差動増幅回！！Ｉ３７がらの出力振幅が所
定値よりも小さく、ＡＧＣ検波回路４５の出力信号がＶ
ｓｓの電位にされている場合、利得制ｍ＋電流源として
のトランジスタ４３はカットオフし、ダイオード４１．
４２もカットオフする。このとき、端子１１．１２に供
給されている入力信号はそのままトランジスタ１６．１
７のベースに印加される。
ジスタ１６．１７のベースに接続されている抵抗１３、
１４およびダイオード４１．４２はこの第１の差動増幅
回路２１の利得を制御するために設けられている。すな
わち、第２の差動増幅回！！Ｉ３７がらの出力振幅が所
定値よりも小さく、ＡＧＣ検波回路４５の出力信号がＶ
ｓｓの電位にされている場合、利得制ｍ＋電流源として
のトランジスタ４３はカットオフし、ダイオード４１．
４２もカットオフする。このとき、端子１１．１２に供
給されている入力信号はそのままトランジスタ１６．１
７のベースに印加される。
他方、入力信号の振幅が増大して第２の差ｖＪ増幅回路
３７からの出力振幅が所定値よりも大きくなり、Ａ’Ｇ
Ｃ検波回路４５の出力信号がＶｃｅ側の電位にされる
と、トランジスタ４３はオン状態にされ、ダイオード４
１．４２にはトランジスタ４３のコレクタ電流に応じた
電流が流れる。このとき、端子１．１．’ １２に供給
されている入力信号は抵抗１３．１４とダイオード４１
．４２のエミッタ動抵抗との抵抗比に応じて分割され、
トランジスタ１６．１７のベースに印加される。従って
この回路では負荷抵抗３５（もしくは３６）の一端から
出力される信号の振幅はある範囲内の入力振幅に対して
常に一定値に制御されている。
３７からの出力振幅が所定値よりも大きくなり、Ａ’Ｇ
Ｃ検波回路４５の出力信号がＶｃｅ側の電位にされる
と、トランジスタ４３はオン状態にされ、ダイオード４
１．４２にはトランジスタ４３のコレクタ電流に応じた
電流が流れる。このとき、端子１．１．’ １２に供給
されている入力信号は抵抗１３．１４とダイオード４１
．４２のエミッタ動抵抗との抵抗比に応じて分割され、
トランジスタ１６．１７のベースに印加される。従って
この回路では負荷抵抗３５（もしくは３６）の一端から
出力される信号の振幅はある範囲内の入力振幅に対して
常に一定値に制御されている。
なお、上記トランジスタ１６．１７の負荷としてそれぞ
れトランジスタ１９．２０を用いているのは、第１の差
動増幅回路２１の出力信号に生じる歪みを改善するため
の理由である。
れトランジスタ１９．２０を用いているのは、第１の差
動増幅回路２１の出力信号に生じる歪みを改善するため
の理由である。
［背景技術の問題点］
上記従来回路がＡＧＣ動作を行なう際の最少利得時、す
なわち入力信号の振幅が大きいときに取り得る最少の利
１りで入力信号を増幅するとき、トランジスタ４３に流
れる利得制御Ｉｌ電流１ （ＡＧＣ）の値は最大値とな
る。従って、この電流１ （ＡＧＣ）の最大値をＩ（Ａ
Ｇｃ）Ｍ、入力ＤＮ子１１（ＤＴｉ位をＶｌｌ、トラン
ジスタ４３のエミッタ抵抗４４の値をＲＥ１トランジス
タのコレクタ、エミッタ間の飽和電圧をＶＳａｔ、抵抗
１３．１４（７）値をＲ１、ダイオードの順方向電圧を
ＶＦ、トランジスタ３１のベース電圧をＶＢ（３１）、
トランジスタ１６のベース電圧をＶＢ （１６） 、
ｌ−ランジスタのベース、エミッタ間の順方向電圧をＶ
Ｆｌとそれぞれしたとき、最少利得時にトランジスタ３
１が飽和せずに初動するためには次の第１．２式が成立
する必要がある。
なわち入力信号の振幅が大きいときに取り得る最少の利
１りで入力信号を増幅するとき、トランジスタ４３に流
れる利得制御Ｉｌ電流１ （ＡＧＣ）の値は最大値とな
る。従って、この電流１ （ＡＧＣ）の最大値をＩ（Ａ
Ｇｃ）Ｍ、入力ＤＮ子１１（ＤＴｉ位をＶｌｌ、トラン
ジスタ４３のエミッタ抵抗４４の値をＲＥ１トランジス
タのコレクタ、エミッタ間の飽和電圧をＶＳａｔ、抵抗
１３．１４（７）値をＲ１、ダイオードの順方向電圧を
ＶＦ、トランジスタ３１のベース電圧をＶＢ（３１）、
トランジスタ１６のベース電圧をＶＢ （１６） 、
ｌ−ランジスタのベース、エミッタ間の順方向電圧をＶ
Ｆｌとそれぞれしたとき、最少利得時にトランジスタ３
１が飽和せずに初動するためには次の第１．２式が成立
する必要がある。
Ｖｌｌ＞ＲＥ’ Ｉ （ＡＧＣ）Ｍ＋Ｖｓａｔ＋ＶＦ＋
（Ｒ１／２）・Ｉ （ＡＧＣ）Ｍ・・・ １ ＶＢ （３１）＞ＶＢ （１６）−ＶＦ１＋Ｖｓａｔ・
・・ ２ ところでＶＢ（１６）≦Ｖ１１なので、この関係式に上
記第１．２式を代入してまとめると次の第３式が得られ
る。
（Ｒ１／２）・Ｉ （ＡＧＣ）Ｍ・・・ １ ＶＢ （３１）＞ＶＢ （１６）−ＶＦ１＋Ｖｓａｔ・
・・ ２ ところでＶＢ（１６）≦Ｖ１１なので、この関係式に上
記第１．２式を代入してまとめると次の第３式が得られ
る。
ＶＢ （３１） ）（Ｒ＋： ＋ １ ／ ２・Ｒ１）
！（ＡＧＣ）Ｍ＋２Ｖｓａｔ−−−・ ３すなわち、従
来回路でトランジスタ３１が飽和せずに動作するために
は、トランジスタ３１のベース う電圧ＶＢ（
３１）を上記第３式の右辺で与えられる値より大きくす
る必要がある。このことはトランジスタ３２についても
同様である。
！（ＡＧＣ）Ｍ＋２Ｖｓａｔ−−−・ ３すなわち、従
来回路でトランジスタ３１が飽和せずに動作するために
は、トランジスタ３１のベース う電圧ＶＢ（
３１）を上記第３式の右辺で与えられる値より大きくす
る必要がある。このことはトランジスタ３２についても
同様である。
トランジスタ３１．３２を含む第２の差動増幅回路３７
のダイナミックレンジもしくは利得はトランジスタ３１
．３２のベース電圧が低い程大きくとることができる。
のダイナミックレンジもしくは利得はトランジスタ３１
．３２のベース電圧が低い程大きくとることができる。
ところが、従来の回路ではその下限値が上記第３式で決
まってしまいそれ以下にはできないので、出力信号のダ
イナミックレンジもしくは利得が十分に設定できないと
いう欠点がある。
まってしまいそれ以下にはできないので、出力信号のダ
イナミックレンジもしくは利得が十分に設定できないと
いう欠点がある。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、トランジスタを飽和させずにダイナミ
ックレンジもしくは利得を十分大きく設定できる自動利
得制御回路を提供することにある。
ありその目的は、トランジスタを飽和させずにダイナミ
ックレンジもしくは利得を十分大きく設定できる自動利
得制御回路を提供することにある。
［発明の概要］
上記目的を達成するためこの発明の自動利得制御回路に
あっては、第１、第２の入力端子間に入力信号を供給し
、第１導電型の第１および第２の］〜ランジスタのエミ
ッタを共通接続して差動増幅対を構成し、それぞれのベ
ースには第１の抵抗、第２の抵抗それぞれを介して上記
第１および第２の入力端子を接続し、上記第１および第
２のトランジスタの共通エミッタには第１の定電流源を
接続し、第１および第２のダイオードのカソードまたは
アノードのそれぞれ一方を上記第１および第２のトラン
ジスタのベースに接続し、第１および第２のダイオード
のカソードまたはアノードの他方を共通に接続し、上記
第１および第２のダイオードのカソードもしくはアノー
ドの共通接続には利得制御電流源を接続し、上記第１お
よび第２のトランジスタに負荷用の第３および第４のト
ランジスタそれぞれをカスケード接続し、第２導電型の
第５および第６のトランジスタのエミッタを共通に接続
して差動増幅対を溝成し、第５のトランジスタのベース
には上記第１、第３トランジスタの接続点の信号を、第
６のトランジスタのベースには上記第２、第４トランジ
スタの接続点の信号をそれぞれ供給し、上記第５および
第６のトランジスタの共通エミッタには第２の定電流源
を接続し、上記第５および第６のトランジスタのコレク
タにそれぞれ負荷素子を接続するようにしている。
あっては、第１、第２の入力端子間に入力信号を供給し
、第１導電型の第１および第２の］〜ランジスタのエミ
ッタを共通接続して差動増幅対を構成し、それぞれのベ
ースには第１の抵抗、第２の抵抗それぞれを介して上記
第１および第２の入力端子を接続し、上記第１および第
２のトランジスタの共通エミッタには第１の定電流源を
接続し、第１および第２のダイオードのカソードまたは
アノードのそれぞれ一方を上記第１および第２のトラン
ジスタのベースに接続し、第１および第２のダイオード
のカソードまたはアノードの他方を共通に接続し、上記
第１および第２のダイオードのカソードもしくはアノー
ドの共通接続には利得制御電流源を接続し、上記第１お
よび第２のトランジスタに負荷用の第３および第４のト
ランジスタそれぞれをカスケード接続し、第２導電型の
第５および第６のトランジスタのエミッタを共通に接続
して差動増幅対を溝成し、第５のトランジスタのベース
には上記第１、第３トランジスタの接続点の信号を、第
６のトランジスタのベースには上記第２、第４トランジ
スタの接続点の信号をそれぞれ供給し、上記第５および
第６のトランジスタの共通エミッタには第２の定電流源
を接続し、上記第５および第６のトランジスタのコレク
タにそれぞれ負荷素子を接続するようにしている。
［発明の実施例］
以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の第１の実茄例の構成を示す回路図で
ある。入力信号は端子５１．５２間に供給される。なお
端子５２には直流バイアスのみが供給され、端子５１に
はこの直流バイアスに重畳された交流信号が供給されて
いる。上記端子５１．５２には抵抗５３．５４それぞれ
の一端が接続されており、抵抗５３、５４の他端はエミ
ッタが共通接続され差動対５５を構成するｐｎｐ型のト
ランジスタ５６．５７の各ベースに接続されている。上
記差動対５５は、トランジスタ５６．５７の共通エミッ
タと高電位Ｖｃｃ印加点との間に挿入されている定電流
ＦＡ５８およびトランジスタ５６．５７の各コレクタと
アース電位Ｖｃｃ印加点との間にコレクタ、エミッタ間
が挿入されトランジスタ５６．５７それぞれとカスケー
ド接続されており、トランジスタ５６．５７の負荷とな
るｐｎｐ型のトランジスタ５９．６０とで第１の差動増
幅回路６１が１Ｍ成されている。そして上記１〜ランジ
スタ５０、６０のベースには所定バイアスが並列に供給
されている。
ある。入力信号は端子５１．５２間に供給される。なお
端子５２には直流バイアスのみが供給され、端子５１に
はこの直流バイアスに重畳された交流信号が供給されて
いる。上記端子５１．５２には抵抗５３．５４それぞれ
の一端が接続されており、抵抗５３、５４の他端はエミ
ッタが共通接続され差動対５５を構成するｐｎｐ型のト
ランジスタ５６．５７の各ベースに接続されている。上
記差動対５５は、トランジスタ５６．５７の共通エミッ
タと高電位Ｖｃｃ印加点との間に挿入されている定電流
ＦＡ５８およびトランジスタ５６．５７の各コレクタと
アース電位Ｖｃｃ印加点との間にコレクタ、エミッタ間
が挿入されトランジスタ５６．５７それぞれとカスケー
ド接続されており、トランジスタ５６．５７の負荷とな
るｐｎｐ型のトランジスタ５９．６０とで第１の差動増
幅回路６１が１Ｍ成されている。そして上記１〜ランジ
スタ５０、６０のベースには所定バイアスが並列に供給
されている。
上記トランジスタ５６と５９の直列接続点にはｎｐｎ型
のトランジスタ７１のベースが接続されており、同様に
トランジスタ５７と６０の直列接続点にはｎｐｎ型のト
ランジスタ７２のベースが接続されている。
のトランジスタ７１のベースが接続されており、同様に
トランジスタ５７と６０の直列接続点にはｎｐｎ型のト
ランジスタ７２のベースが接続されている。
上記両トランジスタ７１．７２はエミッタが共通に接続
されており、トランジスタ７１．７２は差動対７３を構
成している。上記差動対７３は、トランジスタ７１゜７
２の共通エミッタとアース電位Ｖｃｃ印加点との間に挿
入されている定電流源７４およびトランジスタ７１．７
２の各コレクタと高電位Ｖｃｃ印加点との間に挿入され
ている負荷抵抗７５．７６とと共に第２０差動増幅回路
７７を構成している。
されており、トランジスタ７１．７２は差動対７３を構
成している。上記差動対７３は、トランジスタ７１゜７
２の共通エミッタとアース電位Ｖｃｃ印加点との間に挿
入されている定電流源７４およびトランジスタ７１．７
２の各コレクタと高電位Ｖｃｃ印加点との間に挿入され
ている負荷抵抗７５．７６とと共に第２０差動増幅回路
７７を構成している。
上記第１の差動増幅回路６１の差動増幅対５５を構成す
るトランジスタ５６．５７のベースにはダイオード８１
．８２の各カソードがそれぞれ接続されており、 ）
これらダイオード８１．８２のアノードは共通に接続さ
れている。さらに上記ダイオード８１．８２のアノード
共通接続点には利１９制御電流源としてのｐｎｐ型のト
ランジスタ８３のコレクタが接続されており、このトラ
ンジスタ８３のエミッタはエミッタ抵抗８４を介してＶ
ｃｃ印加点に接続されている。
るトランジスタ５６．５７のベースにはダイオード８１
．８２の各カソードがそれぞれ接続されており、 ）
これらダイオード８１．８２のアノードは共通に接続さ
れている。さらに上記ダイオード８１．８２のアノード
共通接続点には利１９制御電流源としてのｐｎｐ型のト
ランジスタ８３のコレクタが接続されており、このトラ
ンジスタ８３のエミッタはエミッタ抵抗８４を介してＶ
ｃｃ印加点に接続されている。
上記第２の差動増幅回路７７の差動出力信号はＡＧＣ（
自動利得制御）−検波回路８５に供給されてい゛ る。
自動利得制御）−検波回路８５に供給されてい゛ る。
このＡＧＣ検波回路８５では、差動増幅回路７７の出力
振幅を一定に保つために、差動増幅回路７７の出力振幅
が一定値を越えるとＶ ｓ ｓ電位側に出力信号蕎増加
させる。そしてこのＡＧＣ検波回路８５の出力信号は上
記利得制御電流源としてのｐｎｐ型のトランジスタ８３
のベースに供給されている。
振幅を一定に保つために、差動増幅回路７７の出力振幅
が一定値を越えるとＶ ｓ ｓ電位側に出力信号蕎増加
させる。そしてこのＡＧＣ検波回路８５の出力信号は上
記利得制御電流源としてのｐｎｐ型のトランジスタ８３
のベースに供給されている。
すなわち、この実施例回路が従来回路と異なっている点
は、差動増幅対５５を構成するｌ−ランジスタ５６．５
７と、差動増幅対７３を構成する１−ランジスタフ１．
７２の導電型が互いに菫なるようにされているところで
ある。
は、差動増幅対５５を構成するｌ−ランジスタ５６．５
７と、差動増幅対７３を構成する１−ランジスタフ１．
７２の導電型が互いに菫なるようにされているところで
ある。
この実施例回路がＡＧＣ動作を行なう際の最少利得時の
ときを考えてみる。このとき、トランジスタ８３に流れ
る利１［１制御電流＋（ＡＧＣ，）の値は最大藺となる
。従っＣ１この電流１ （ＡＧＣ）の最大値をＩ （Ａ
ＧＣ）Ｍ、入力端子５１の電位をＶｓ１、トランジスタ
８３のエミッタ抵抗８４の値をＲＥ。
ときを考えてみる。このとき、トランジスタ８３に流れ
る利１［１制御電流＋（ＡＧＣ，）の値は最大藺となる
。従っＣ１この電流１ （ＡＧＣ）の最大値をＩ （Ａ
ＧＣ）Ｍ、入力端子５１の電位をＶｓ１、トランジスタ
８３のエミッタ抵抗８４の値をＲＥ。
１〜ランジスタのコレクタ、エミッタ間の飽和電圧をＶ
ｓａｔ、抵抗５３．５４の値をＲ１、ダイオードの順方
向電圧をＶＦ、トランジスタ７１のベース電圧をＶＢ（
７１〉、トランジスタ５６のベース電圧をＶＢ（５６）
、トランジスタのベース、エミッタ間の順方向電圧をＶ
ＦＩとそれぞれしたとき、最少利１ｑ時にトランジスタ
７１が飽和せずに動作するためには次の第４．５式が成
立する必要がある。
ｓａｔ、抵抗５３．５４の値をＲ１、ダイオードの順方
向電圧をＶＦ、トランジスタ７１のベース電圧をＶＢ（
７１〉、トランジスタ５６のベース電圧をＶＢ（５６）
、トランジスタのベース、エミッタ間の順方向電圧をＶ
ＦＩとそれぞれしたとき、最少利１ｑ時にトランジスタ
７１が飽和せずに動作するためには次の第４．５式が成
立する必要がある。
Ｖｓ１＜ Ｖｃ ｃ −Ｒ’Ｅ
’ Ｉ （ＡＧＣ）Ｍ−Ｖｓａ ｔ −ＶＦ−（Ｒ１／
２）・Ｉ（ＡＧＣ）Ｍ ・・・ ４ ＶＢ （７１） ＜ＶＢ （５６） 十ＶＦ １−Ｖｓ
ａ’ｔ・・・ ５ ところでＶＢ（５６’）≧Ｖ５１なので、この関係式に
上記第４．５式を代入してまとめると次の第６式が１与
られる。
２）・Ｉ（ＡＧＣ）Ｍ ・・・ ４ ＶＢ （７１） ＜ＶＢ （５６） 十ＶＦ １−Ｖｓ
ａ’ｔ・・・ ５ ところでＶＢ（５６’）≧Ｖ５１なので、この関係式に
上記第４．５式を代入してまとめると次の第６式が１与
られる。
ＶＢ （７１） ＜Ｖｃ ｃ −（（ＲＥ ＋１
／２−Ｒｌ） ・ Ｉ （ＡＧＣ）Ｍ＋２Ｖｓａ
ｔ）・・・ ６ すなわち、この実施例回路でトランジスタ７１が飽和せ
ずに動作するためには、トランジスタ７１のベース電圧
ＶＢ（７１）を上記第３式の右辺で与えられる賄よりも
小さくすれば良く、従来回路におけるＶＢ（３１）に比
へてＶＢ（７１）の１直を十分に小さくすることができ
る。このことはトランジスタ７２についても同蝋である
。
／２−Ｒｌ） ・ Ｉ （ＡＧＣ）Ｍ＋２Ｖｓａ
ｔ）・・・ ６ すなわち、この実施例回路でトランジスタ７１が飽和せ
ずに動作するためには、トランジスタ７１のベース電圧
ＶＢ（７１）を上記第３式の右辺で与えられる賄よりも
小さくすれば良く、従来回路におけるＶＢ（３１）に比
へてＶＢ（７１）の１直を十分に小さくすることができ
る。このことはトランジスタ７２についても同蝋である
。
前記と同様にトランジスタ７１．７２を含む第２の差動
増幅回路７７のダイナミックレンジもしくは利１ｑは、
トランジスタ７１．７２のベース電圧が低い程大きくと
ることができる。このため、この実施例回路ではその上
限値が上記第６式で決定されるのみであり、それ以下に
できるので出力信号のダイナミックレンジもしくは利得
を十分大きく設定することができる。
増幅回路７７のダイナミックレンジもしくは利１ｑは、
トランジスタ７１．７２のベース電圧が低い程大きくと
ることができる。このため、この実施例回路ではその上
限値が上記第６式で決定されるのみであり、それ以下に
できるので出力信号のダイナミックレンジもしくは利得
を十分大きく設定することができる。
このように上記実施例の自動刊１ｑ制御回路では、第１
の差動増幅回路６１の差動増幅対５５を構成するトラン
ジスタ５Ｇ、 ５７と、第２の差動増幅回路７７のＺ：
動増幅対７３を構成するトランジスタ７１．７２と導電
型を異ならせるようにしたので、トランジスタを飽和さ
せずにダイナミックレンジもしくは利得を十分大きく設
定することができる。
の差動増幅回路６１の差動増幅対５５を構成するトラン
ジスタ５Ｇ、 ５７と、第２の差動増幅回路７７のＺ：
動増幅対７３を構成するトランジスタ７１．７２と導電
型を異ならせるようにしたので、トランジスタを飽和さ
せずにダイナミックレンジもしくは利得を十分大きく設
定することができる。
第２図はこの発明の第２の実施例の溝成を示す回路図で
ある。この実施例回路が上記第１の実施例回路と異なっ
ているところは、利得制御電流源である前記ＤｎＣ１２
のトランジスタ８３の代わりにｎｐｎ型の１−ランジス
タ９３を用いるようにしたちのである。このため、前記
ダイオード８１．８２はそれぞれのアノードが前記トラ
ンジスタ５６．５７のベースに接続され、共通カソード
が上記ｎｐｎ型の１−ランジスタ９３のコレクタに接続
されている。そしてこのトランジスタ９３のエミッタは
エミッタ抵抗８４を介してＶ ｓ ｓ印加点に接続され
ている。さらにこの場合にＡ’ＧＣ検波回路８５は、出
力信号系幅が大きくなるとその出力信号がＶｃ ｃ 電
位側に増加するように構成されている。
ある。この実施例回路が上記第１の実施例回路と異なっ
ているところは、利得制御電流源である前記ＤｎＣ１２
のトランジスタ８３の代わりにｎｐｎ型の１−ランジス
タ９３を用いるようにしたちのである。このため、前記
ダイオード８１．８２はそれぞれのアノードが前記トラ
ンジスタ５６．５７のベースに接続され、共通カソード
が上記ｎｐｎ型の１−ランジスタ９３のコレクタに接続
されている。そしてこのトランジスタ９３のエミッタは
エミッタ抵抗８４を介してＶ ｓ ｓ印加点に接続され
ている。さらにこの場合にＡ’ＧＣ検波回路８５は、出
力信号系幅が大きくなるとその出力信号がＶｃ ｃ 電
位側に増加するように構成されている。
第３図、第４図はそれぞれこの発明の第３、第４の実施
例の構成を示す回路図である。第３図の実施例回路では
第１の差動増幅回路６１の差動増幅対５５をｎｐｎ型の
トランジスタ １０１． １０２で溝成し、第２の差動
増幅回路７７の差動増幅対７３をｐｎｐ型のトランジス
タ １０３，１０４で構成するようにしたものである。
例の構成を示す回路図である。第３図の実施例回路では
第１の差動増幅回路６１の差動増幅対５５をｎｐｎ型の
トランジスタ １０１． １０２で溝成し、第２の差動
増幅回路７７の差動増幅対７３をｐｎｐ型のトランジス
タ １０３，１０４で構成するようにしたものである。
このため、前記定電流源５８は上記トランジスタ １０
１． １０２の共通エミッタとＶｓｓ印加点との間に挿
入され、負荷用のｐｎｐ型のトランジスタ５９．６０の
代わりにｎｐｎ型の１−ランジスタ １０５． １０６
が用いら札、この両１〜ランジスタ １０５． １０６
はトランジスタ １０１． ’ １０２の各コレクタと
Ｖｃｃ印加点との間に挿入されている。
１． １０２の共通エミッタとＶｓｓ印加点との間に挿
入され、負荷用のｐｎｐ型のトランジスタ５９．６０の
代わりにｎｐｎ型の１−ランジスタ １０５． １０６
が用いら札、この両１〜ランジスタ １０５． １０６
はトランジスタ １０１． ’ １０２の各コレクタと
Ｖｃｃ印加点との間に挿入されている。
さらに第２の差動増幅回路７７では前記定電流１Ｉｉｉ
！？４がトランジスタ１０３． １０４の共通エミッタ
とｖ０Ｃ印加点との間に挿入されている。また第４の実
施例回路は、上記第１の実施例回路と同様に制御電流源
用トランジスタとしてｐｎｐ型のトランジスタ８３を用
いるにうにしたものである。
！？４がトランジスタ１０３． １０４の共通エミッタ
とｖ０Ｃ印加点との間に挿入されている。また第４の実
施例回路は、上記第１の実施例回路と同様に制御電流源
用トランジスタとしてｐｎｐ型のトランジスタ８３を用
いるにうにしたものである。
［発明の効果１
以上説明したようにこの発明によれば、１−ランジスタ
を飽和させずにダイナミックレンジもしくは利得を十分
大きく設定できる自動利ＩＩ ｉ（Ｉυ口回路を提ｆハ
することができる。
を飽和させずにダイナミックレンジもしくは利得を十分
大きく設定できる自動利ＩＩ ｉ（Ｉυ口回路を提ｆハ
することができる。
第１図はこの発明の自動利１ｒｔ−制御回路の第１の実
施例の構成を示す回路図、第２図はこの発明の第２の実
施例の構成を示す回路図、第３図はこの発明の第３の実
施例の（ｎ成を示す回路図、第４図はこの発明の第４の
実施例の構成を示す回路図、第５図は従来の自動利得ｉ
ｌｌ １１１回路の回路図である。 ５１、５２・・・端子、５３．５４・・・抵抗、５５．
７３・・・差動増幅対、５８．７４・・・定電流源、６
１・・・第１の差８増幅回路、７７・・・第２の差動増
幅回路、７５．７６・・・負荷抵抗、８１、８２・・・
ダイオード、８３．９３・・・利１す制御電流源、８５
・・・ＡＧＣ検波回路。 出願人代理人 弁理士 鈴 江 武 彦第 １ 因 第 ２ 囚 第３図 第４図
施例の構成を示す回路図、第２図はこの発明の第２の実
施例の構成を示す回路図、第３図はこの発明の第３の実
施例の（ｎ成を示す回路図、第４図はこの発明の第４の
実施例の構成を示す回路図、第５図は従来の自動利得ｉ
ｌｌ １１１回路の回路図である。 ５１、５２・・・端子、５３．５４・・・抵抗、５５．
７３・・・差動増幅対、５８．７４・・・定電流源、６
１・・・第１の差８増幅回路、７７・・・第２の差動増
幅回路、７５．７６・・・負荷抵抗、８１、８２・・・
ダイオード、８３．９３・・・利１す制御電流源、８５
・・・ＡＧＣ検波回路。 出願人代理人 弁理士 鈴 江 武 彦第 １ 因 第 ２ 囚 第３図 第４図
Claims (1)
- その間に入力信号が供給される第１および第２の入力端
子と、エミッタが共通接続され、それぞれのベースに上
記第１および第２の入力端子の信号が供給され、差動増
幅対を構成する第１導電型の第１および第２のトランジ
スタと、上記第１および第２のトランジスタの共通エミ
ッタに接続される第１の定電流源と、上記第１および第
２のトランジスタのベースと第１および第２の信号入力
端子との間にそれぞれ挿入される第１および第２の抵抗
と、カソードおよびアノードの一方が上記第１および第
２のトランジスタそれぞれのベースに接続され、カソー
ドおよびアノードの他方が共通接続された第１および第
２のダイオードと、上記第１および第２のダイオードの
カソードもしくはアノードの共通接続点に接続された利
得制御電流源と、上記第１および第２のトランジスタそ
れぞれにカスケード接続される負荷用の第３および第４
のトランジスタと、エミッタが共通接続され、それぞれ
のベースに上記第１、第３トランジスタの接続点の信号
および上記第２、第４トランジスタの接続点の信号がそ
れぞれ供給され、差動増幅対を構成する第２導電型の第
５および第６のトランジスタと、上記第５および第６の
トランジスタの共通エミッタに接続される第２の定電流
源と、上記第５および第６のトランジスタのコレクタに
それぞれ接続される負荷素子とを具備したことを特徴と
する自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21195384A JPS6190507A (ja) | 1984-10-09 | 1984-10-09 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21195384A JPS6190507A (ja) | 1984-10-09 | 1984-10-09 | 自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6190507A true JPS6190507A (ja) | 1986-05-08 |
| JPH0254966B2 JPH0254966B2 (ja) | 1990-11-26 |
Family
ID=16614426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21195384A Granted JPS6190507A (ja) | 1984-10-09 | 1984-10-09 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6190507A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0369469A2 (en) * | 1988-11-18 | 1990-05-23 | Sanyo Electric Co., Ltd. | Variable gain amplifier |
| US5658601A (en) * | 1993-03-02 | 1997-08-19 | Kabushiki Kaisha Hoshi Plastic | Machine for cutting strand |
-
1984
- 1984-10-09 JP JP21195384A patent/JPS6190507A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0369469A2 (en) * | 1988-11-18 | 1990-05-23 | Sanyo Electric Co., Ltd. | Variable gain amplifier |
| US5658601A (en) * | 1993-03-02 | 1997-08-19 | Kabushiki Kaisha Hoshi Plastic | Machine for cutting strand |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254966B2 (ja) | 1990-11-26 |
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