KR970003913A - 비트라인 제조 방법 - Google Patents

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KR970003913A
KR970003913A KR1019950016024A KR19950016024A KR970003913A KR 970003913 A KR970003913 A KR 970003913A KR 1019950016024 A KR1019950016024 A KR 1019950016024A KR 19950016024 A KR19950016024 A KR 19950016024A KR 970003913 A KR970003913 A KR 970003913A
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신동원
김대영
Original Assignee
김주용
현대전자산업 주식회사
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48Data lines or contacts therefor
    • H10B12/485Bit line contacts
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48Data lines or contacts therefor
    • H10B12/482Bit lines

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 장치의 비트라인 제조 방법에 있어서, 비트라인 패턴 용 홈과 비트라인 콘택홀을 형성한 후에 비트라인폴리실리콘층을 증착하고, CMP 공정을 이용하여 평탄화시켜 폴리실리콘의 일정두께를 식각하여 비트라인을 형성하는 동시에 비트라인 상부면을 평탄화시켜 공정을 단순화하면서도 평탄화 정도가 종래 비트라인 형성방법보다 양호해지고, CMP 공정의 제어가 용이한 기술이다.

Description

비트라인 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제 2E도는 본 발명의 제1실시예에 따라 평탄화되는 비트라인을 형성하는 단계를 도시한 단면도.

Claims (8)

  1. 반도체 장치의 비트라인 제조 방법에 있어서, 실리콘 기판위에 절연막을 증착하는 단계와, 비트라인용 마스크를 이용하여 건식식각으로 절연막의 일정두께를 식각하여 비트라인 패턴용 홈을 형성하는 단계와, 비트라인 콘택용마스크를 이용하여 건식식각으로 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계와, 비트라인용 폴리실리콘을 충분히 증착하여 상기 홈과 콘택홀에 폴리 실리콘을 채우는 단계와, CMP,공정으로 비트라인용 폴리실리콘을 제거하여 상기 콘택홀과 홈에만 폴리실리콘이 남도록 비트라인을 형성하는 단계를 포함하는 비트라인 제조 방법.
  2. 제1항에 있어서, 상기 CMP공정의 완료점은 상기 절연막이 제거되는 시점인 것을 특징으로 하는 비트라인제조 방법.
  3. 제1항에 있어서, 상기 비트라인 패턴용 홈의 두께는 비트라인의 두께와 동일하거나 비슷한 것을 특징으로하는 비트라인 제조 방법.
  4. 반도체 장치의 비트라인 제조 방법에 있어서, 실리콘 기판위에 절연막을 증착하는 단계와, 비트라인 콘택용 마스크를 이용하여 예정된 콘택홀 영역의 절연막을 일정두께 식각하여 홈을 형성하는 단계와, 비트라인용 마스크를 사용하여 건식식각으로 절연막의 일정두께를 식각하여 비트라인 패턴용 홈을 형성하는 동시에 상기 홈 저부에 있는 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계와, CMP공정으로 상기 비트라인용 폴리실리콘을 제거하여 상기 콘택홀과 홈에만 폴리실리콘이 남고 상부면이 평탄화된 비트라인을 형성하는 단계를 포함하는 비트라인 제조방법.
  5. 제4항에 있어서, 상기 CMP공정의 완료점은 상기 절연막이 제거되는 시점인 것을 특징으로 하는 비트라인제조 방법.
  6. 제4항에 있어서, 상기 비트라인 패턴용 홈의 두께는 바트라인의 두께와 동일하거나 비슷한 것을 특징으로하는 비트라인 제조 방법.
  7. 제4항에 있어서, 상기 콘택홀 영역에 홈을 형성할 때 홈 저부에 남아있는 절연막의 두께는 비트라인 두께와 동일하거나 비슷한 것을 특징으로 하는 비트라인 제조 방법.
  8. 반도체 장치의 도선배선 제조 방법에 있어서, 실리콘 기판위에 절연막을 증착하는 단계와, 도선배선 콘택용 마스크를 이용하여 예정된 콘택홀 영역의 절연막을 일정두께 식각하여 홈을 형성하는 단계와, 도전배선용 마스크를 사용하여 건식식각으로 절연막의 일정두께를 식각하여 도전배선 패턴용 홈을 형성하는 동시에 상기 홈 저부에 있는 절연막을 식각하여 도전배선 콘택홀을 형성하는 단계와, CMP공정으로 상기 도전배선용 도전층을 제거하여 상기 콘택홀과 홈에만폴리실리콘이 남고 상부면이 평탄화된 도전배선을 형성하는 단계를 포함하는 도전배선 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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