KR960039342A - 반도체 집적 회로 - Google Patents

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알베르트 발도르프, 롤프 옴케
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Abstract

본 발명은 동작 모드에서 반도체 회로의 제1공급 포텐셜(VSS-i)을 유도하는 일정수의 제1포텐셜 바아(P1-i); 동작 모드에서 반도체 회로의 제2공급 포텐셜(VCC-i)을 유도하는 일정수의 제2포텐셜 바아(P2-i); 상기 제1의 포텐셜 바아 중 하나와 제2포텐셜 바아 중 하나 사이에 전압을 공급하기 위해 연결되어 있는, 반도체 기판(Sub)에 형성되어 있는 일정수의 회로 일부(Si); 상기 회로 일부(Si)의 동작 모드에서 상기 각각의 회로 일부(Si)를 위한 입력 또는 출력 신호가 인가되는, 반도체-기판(Sub)에 형성된 그리고 각각의 회로 일부(Si)에 할당된 접속 지점(PAD-ij); 입력측에서 각각의 회로 일부의 상기 할당된 접속 지점(PAD-ij)과 연결되고 그리고 출력측에서 상기 각각의 회로 일부와 연결되는, 상기 회로 일부(Si)에 할당된 그리고 반도체 기판(Sub)에 형성된 과전압에 대한 보호 회로(ESD-i); 상기 포함하는 반도체 기판(Sub)을 가지는 반도체 집적 회로에 관한 것이다. 본 발명에 따라 상기 보호 회로(ESD-i)가 과전압의 유도에 이용되는 방전 경로(EP)를 가지며, 이것은 동작 모드에서 상기 회로 일부(Si)의 모든 접속 지점(PAD-ij)에 대해 공동의 기준 전압(VESD)을 유도하는 컬렉트-포텐셜 바아(P-ESD)와 커플링된다. 상기 커렉트-포텐셜 바아(P-ESD)가 상기 반도체 기판(Sub)에 형성된 공동의 포텐셜 바아를 나타내며, 이것은 반도체 회로의 동작 모드에서 모든 회로 일부에 대해 공동인 포텐셜(VBB)를 유도한다. 예를 들어 상기 컬렉트-포텐셜 바아(P-ESD)는 상기 반도체 회로의 기판 전압(VBB)를 위한 포텐셜-링을 나타낸다.

Description

반도체 집적 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 공급 전압 접속부가 여러개 있는 경우 본 발명에 따른 반도체 집적 회로의 배열을 나타낸 회로도.

Claims (8)

  1. 동작 모드에서 반도체 회로의 제1공급 포텐셜(VSS-i)을 유도하는 일정수의 제1포텐셜 바아(P1-i); 동작 모드에서 반도체 회로의 제2공급 포텐셜(VCC-i)을 유도하는 일정수의 제2포텐셜 바아(P2-i); 상기 제1의 포텐셜 바아 중 하나와 제2포텐셜 바아 중 하나 사이에 전압을 공급하기 위해 연결되어 있는, 반도체 기판(Sub)에 형성되어 있는 일정수의 회로 일부(Si); 상기 회로 일부(Si)의 동작 모드에서 상기 각각의 회로 일부(Si)를 위한 입력 또는 출력 신호가 인가되는, 반도체-기판(Sub)에 형성된 그리고 각각의 회로 일부(Si)에 할당된 접속 지점(PAD-ij); 입력측에서 각각의 회로 일부의 상기 할당된 접속 지점(PAD-ij)과 연결되고 그리고 출력측에서 상기 각각의 회로 일부와 연결되는, 상기 회로 일부(Si)에 할당된 반도체 기판(Sub)에 형성된 과전압에 대한 보호 회로(ESD-i)를 포함하는 반도체 기판(Sub)을 가지는 반도체 집적 회로에 있어서, 상기 보호 회로(ESD-i)가 과전압의 유도에 이용되는 방전 경로(EP)를 가지며, 이것은 동작 모드에서 상기 회로 일부(Si)의 모든 접속 지점(PAD-ij)에 대해 공동의 기준 전압(VESD)을 유도하는 컬렉터-포텐셜 바아(P-ESD)와 커플링되는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 컬렉트-포텐셜 바아(P-ESD)가 상기 반도체 기판(Sub)에 형성된 공동의 포텐셜 바아를 나타내며, 이것은 반도체 회로의 동작 모드에서 모든 회로 일부에 대해 공동인 포텐셜(VBB)를 유도하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항 또는 2항에 있어서, 상기 컬렉트-포텐셜 바아(P-ESD)는 상기 반도체 회로의 기판 전압(VBB)을 위한 포텐셜-링이 되는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항 내지 3항에 있어서, 상기 컬렉트-포텐셜 바아(P-ESD)가 적어도 한 쌍의 두개의 역병렬 다이오드 장치(D1, D2)에 의해 상기 상응하는 회로 일부(Si)의 각각의 제1포텐셜 바아(P1-i) 및 각각의 제2 포텐셜 바아(P2-i)와 연결되는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항 내지 4항에 있어서, 상기 보호 회로(ESD-i)가 상기 반도체 기판(Sub)에 형성된 필드 옥시드-트랜지스터(FOX)를 가지며, 이의 게이트가 해당하는 접속 지점(PAD-ij)과 커플링된 라인(LI)과 연결되어 있는 것을 특징으로 하는 반도체 집적 회로.
  6. 제5항에 있어서, 상기 반도체 기판에 형성되어 있는 필드 옥시드-트랜지스터(FOX) 뒤에 필드 제어되는 다이오드(ZVT)가 연결되어 있고, 이의 한 접속부는 상기 할당된 접속 지점(PAD-ij)과 커플링된 라인(LI)과 연결되고 그의 다른 접속부는 해당하는 제1 포텐셜 바아(P1-i)와 연결되어 있는 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 필드 제어되는 다이오드(ZVT)가 0-볼트-트랜지스터로서 형성되어 있는 것을 특징으로 하는 반도체 집적 회로.
  8. 제5항 내지 7항에 있어서, 상기 해당하는 접속 지점(PAD-ij)과 연결된 라인(LI)과 필드 옥시드-트랜지스터(FOX)의 접속부들과 제어되는 다이오드(ZVT) 사이에 확산 저항(Rdif)이 연결되어 있는 것을 특징으로 하는 반도체 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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