KR960039146A - 반도체장치의 비트라인 콘택 형성방법 및 구조 - Google Patents
반도체장치의 비트라인 콘택 형성방법 및 구조 Download PDFInfo
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Abstract
본 발명은 반도체장치의 고집적화를 위하여 특정영역에 비트라인 콘택 형성방법 및 구조에 관해 개시한다. 본 발명의 비트라인 콘택구조는 반도체기판, 상기 반도체기판상에 형성된 필드 및 활성영역, 상기 활성영역상에 형성된 얕은 정크션, 상기 활성영역 또는 활성영역 일부와 상기 필드영역일부를 포함하는 영역에 비 대칭적으로 형성된 깊은 정크션, 상기 깊은 영역상에 형성된 콘택홀 및 상기 콘택홀을 매립하면서 반도체기판 전면에 형성된 도핑된 도전층을 패터닝하여 형성된 비트라인을 구비한다.
본 발명에 의하면 비트라인 콘택의 다양한 형성방법을 제공한다. 그리고 이 모든 방법은 비트라인간의 절연길이를 증대시킨다. 따라서 절연성을 유지하면서 비트라인 간의 간격을 좁게 형성할 수 있다. 따라서 반도체장치의 고집적화를 달성할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3a도 내지 제3c도는 본 발명을 이용한 반도체장치의 비트라인 콘택 형성방법을 단계별로 나타낸 도면들이다.
Claims (6)
- 반도체기판상에 필드영역을 형성하는 단계; 상기 필드영역에 의하여 활성영역을 한정하는 단계; 상기 활성영역 또는 활성영역의 일부와 그 부분에 접하는 필드영역의 일 부분을 포함하는 영역에 비 대칭적으로 깊은 정크션을 형성하는 단계; 상기 반도체기판상의 활성영역에 얕은 정크션을 형성하는 단계; 상기 반도체기판 전면에 층간 절연막을 형성하는 단계; 상기 깊은 정크션이 형성된 영역상에 콘택홀을 형성하는 단계 및 상기 콘택홀을 매립하면서 반도체기판 전면에 형성된 도핑된 도전층 또는 금속층을 패터닝하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 비트라인 콘택 형성방법.
- 제1항에 있어서, 상기 깊은 정크션은 상기 필드영역의 아래부분까지 형성되는 것을 특징으로 하는 반도체 장치의 비트라인 콘택형성방법.
- 제1항에 있어서, 상기 콘택홀을 상기 활성영역의 가장자리에 형성하는 방법, 상기 활성영역의 가장자리 일부분과 이 일 부분과 접하는 상기 필드영역의 일 부분을 포함하는 영역상에 형성하는 방법 및 이들을 혼용하여 형성하는 방법으로 이루어진 방법중 선택된 어느 한 방법으로 형성하는 것을 특징으로 하는 반도체장치의 비트라인 콘택형성방법.
- 반도체기판; 상기 반도체기판상에 형성된 필드 및 활성영역; 상기 반도체기판의 활성영역에 대칭적으로 형성된 얕은 정크션; 상기 활성영역 또는 활성영역의 일부와 그 부분에 접하는 필드영역의 일 부분을 포함하는 영역에 비 대칭적으로 형성된 깊은 정크션; 상기 반도체기판상에 형성된 깊은 정크션영역상에 콘택홀을 갖는 층간절연막; 및 상기 콘택홀을 매립하면서 반도체기판 전면에 형성된 도핑된 도전층 또는 금속층 또는 금속층을 패터닝하여 형성된 비트라인을 구비하는 것을 특징으로 하는 반도체장치의 비트라인 콘택 형성구조.
- 제4항에 있어서, 상기 깊은 정크션은 상기 필드영역의 아래부분까지 형성된 것을 특징으로 하는 반도체장치의 비트라인 콘택구조.
- 제4항에 있어서, 콘택홀의 배열구조는 상기 활성영역의 가장자리에만 형성된 배열구조, 상기 활성영역의 가장자리 일 부분과 이 부분과 접한 필드영역의 일 부분으로 이루어진 영역상에 형성된 배열구조 및 이들을 혼용하여 형성된 배열구조중 선택된 어느 한 구조로 이루어진 것을 특징으로 하는 반도체장치의 비트라인 콘택구조.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019950008399A KR0165378B1 (ko) | 1995-04-11 | 1995-04-11 | 고집적 비트라인 콘택구조를 갖는 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
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---|---|---|---|
KR1019950008399A KR0165378B1 (ko) | 1995-04-11 | 1995-04-11 | 고집적 비트라인 콘택구조를 갖는 반도체 장치 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960039146A true KR960039146A (ko) | 1996-11-21 |
KR0165378B1 KR0165378B1 (ko) | 1999-02-01 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950008399A KR0165378B1 (ko) | 1995-04-11 | 1995-04-11 | 고집적 비트라인 콘택구조를 갖는 반도체 장치 및 그 제조방법 |
Country Status (1)
Country | Link |
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KR (1) | KR0165378B1 (ko) |
-
1995
- 1995-04-11 KR KR1019950008399A patent/KR0165378B1/ko not_active IP Right Cessation
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Publication number | Publication date |
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KR0165378B1 (ko) | 1999-02-01 |
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