KR960036068A - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판 상부에 절연막을 형성하고 콘택마스크를 이용하여 콘택홀을 형성한 다음, 상기 반도체기판에 접속되는 제1전도층을 형성하고 그 상부에 선택적인 감광막패턴을 형성한 다음, 상기 감광막패턴을 마스크로 하여 건식방법으로 상기 제1전도층을 식각하고 전체표면상부에 제2전도층을 형성한 다음, 후공정에서 저장전극을 형성하거나, 상기 감광막패턴을 마스크로하여 순차적으로 상기 제1도전층을 습식 및 건식방법으로 일정두께 식각하고 후공정에서 저장전극을 형성 또는 상기 절연막이 노출되도록 식각하고 전체표면상부에 제2전도층을 형성하고 후공정에서 저장전극을 형성하거나, 상기 감광막패턴을 마스크로하여 상기 제1도전층을 습식방법으로 상기 절연막이 노출될 때까지 식각하고 후공정에서 제2도전층을 형성하여 저장전극을 형성한 다음, 상기 저장전극의 표면에 유전체막과 플레이트전극을 순차적으로 형성함으로써 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 캐패시터 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1A도 및 제1B도는 본 발명의 제1실시예에서 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도. 제2A도 내지 제2C도는 본 발명의 제2실시예에서 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도. 제3A도 내지 제3C도는 본 발명의 제3실시예에서 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

Claims (38)

1. 반도체기판 상부에 소자분리절연막, 게이트전극 및 불순물 확산영역을 순차적으로 형성하는 공정과, 전체표면상부에 절연막을 형성하는 공정과, 콘택마스크를 이용하여 상기 불순물 영역을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 불순물 확산영역을 접속되는 제1전도층을 형성하는 공정과, 저장전극마스크를 이용하여 상기 제1도전층을 식각하는 공정과, 전체표면상부에 선택적인 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로하여 상기 제1도전층을 식각하는 공정과, 상기 제1감광막패턴을 제거하는 공정과, 전체표면상부를 세척하는 공정과, 전체표면상부에 제2도전층을 일정두께 형성하는 공정과, 상기 저장전극마스크를 이용하여 형성되는 제2감광막패턴을 마스크로하여 상기 제2도전층을 식각하는 공정과, 상기 제2감광막패턴을 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제1, 2 도전층은 다결정실리콘막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 절연막은 BPSG와 같이 유동성을 갖는 절연물질로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
4. 제1항에 있어서, 상기 제1도전층 식각공정은 상기 절연막을 식각장벽으로 하여 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
5. 제1항에 있어서, 상기 세척공정은 HF 및 NH4OH의 화학용액으로 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
6. 제1항에 있어서, 상기 제2도전층 식각공정은 상기 절연막을 식각장벽으로 하여 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
7. 절연막이 형성된 반도체기판 상부에 콘택마스크를 이용하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공장과, 상기 콘택홀을 통하여 상기 예정된 부분에 접속되는 제1도전층을 형성하는 공정과, 저장전극마스크를 이용하여 상기 제1도전층을 습식방법으로 식각하는 공정과, 전체표면 상부에 선택적인 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로 하여 상기 제1전도층을 일정두께 습식 식각하는 공정과, 상기 제1감광막패턴을 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
8. 제7항에 있어서, 상기 제1도전층은 다결정실리콘막으로 형성되는 것을 특징으로하는 반도체 소자의 캐패시터 제조방법.
9. 제7항에 있어서, 상기 제1도전층은 2000내지 5000Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
10. 제7항에 있어서, 상기 절연막은 BPSG와 같이 유동성을 갖는 절연물질로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
11. 제7항에 있어서, 상기 제1도전층 식각공정은 등방성 습식식각공정으로 실시되되, 질산, 초산, 불산 및 초순수 등의 화학물질이 사용되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
12. 제7항에 있어서, 상기 제1도전층 식각공정은 잔체두께의 1/6 내지 3/6이 식각되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
13. 반도체기판 상부에 소자분리절연막, 게이트전극 및 불순물 확산영역을 순차적으로 형성하는 공정과, 전체표면상부에 절연막을 향성하는 공정과, 콘택마스크를 이용하여 상기 불순물 영역을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘책홀을 통하여 상기 불순물 확산영역에 접속되는 제1도전층을 형성하는 공정과, 저장전극마스크를 이용하여 상기 제1도전층을 식각하는 공정과, 전체표면상부에 선택적인 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로하여 상기 제1도전층을 일정두께 습식 식각하는 공정과, 상기 제1감광막패턴을 마스크로하여 상기 제1도전층을 일정두께 건식식각하는 공정과, 상기 제1감광막패턴을 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
14. 제13항에 있어서, 상기 제1도전층은 다결정실리콘막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
15. 제13항에 있어서, 상기 제1도전층은 2000 내지 5000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
16. 제13항에 있어서, 상기 절연막은 BPSG와 같이 유동성을 갖는 절연물질로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
17. 제13항에 있어서, 상기 제1도전층 습식식각공정은 등방성으로 실시되되, 질산, 초산, 불산 및 초순수 등의 화학물질이 사용되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
18. 제13항에 있어서, 상기 제1도전층 습식식각공정은 전체두께의 1/6 내지 3/6이 식각되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
19. 제13항에 있어서, 상기 제1도전층 건식식각공정은 상기 절연막이 노출되지 않도록 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
20. 반도체기판 상부에 소자분리절연막,게이트전극 및 불순물 확산영역을 순차적으로 형성하는 공정과, 전체표면상부에 절연막을 형성하는 공정과, 콘택마스크를 이용하여 상기 불순물 영역을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 불순물 확산영역에 접속되는 제1도전층을 형성하는 공정과, 저장전극마스크를 이용하여 상기 제1도전층을 식각하는 공정과, 전체표면상부에 선택적인 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로하여 상기 제1도전층을 일정두게 습식식각하는 공정과, 상기 제1감광막패턴을 마스크로하여 상기 제1도전층을 건식각각하여 상기 절연막을 노출시키는 공정과, 상기 제1감광막패턴을 제거하는 공정과, 전체표면상부를 세척하는 공정과, 전체표면상부에 제2도전층을 일정두께 형성하는 공정과, 상기 제2도전층 상부에 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로하여 상기 제2도전층을 식각하는 공정과, 상기 제2감광막패턴을 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
21. 제20항에 있어서, 상기 제1, 2 도전층은 다결절실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
22. 제20항에 있어서, 상기 제1도전층은 2000 내지 5000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
23. 제20항에 있어서, 상기 절연막은 BPSG와 같이 유동성을 갖는 절연물질로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
24. 제20항에 있어서, 상기 제1도전층 습식식각공정은 등방성으로 실시되되, 질산, 초산, 불산 및 초순수 등의 화학물질이 사용되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
25. 제20항에 있어서, 상기 제1도전층 습식식각공정은 전체두께의 1/6 내지 3/6이 식각되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
26. 제20항에 있어서, 상기 제1도전층 건식식각공정은 상기 절연막이 식각장벽으로 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
27. 제20항에 있어서, 상기 세척공정은 HF 및 NH4OH의 화학용액으로 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
28. 제20항에 있어서, 상기 제2감광막패턴은 상기 저장전극마스크를 이용한 식각공정으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
29. 제20항에 있어서, 상기 제2도전층 식각공정은 상기 절연막을 식각장벽으로 하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
30. 반도체기판 상부에 소자분리절연막, 게이트전극 및 불순물 확산영역을 순차적으로 형성하는 공정과, 전체표면상부에 절연막을 향성하는 공정과, 콘택마스크를 이용하여 상기 불순물 영역을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 불순물 확산영역에 접속되는 제1도전층을 형성하는 공정과, 저장전극마스크를 이용하여 상기 제1도전층을 식각하는 공정과, 전체표면상부에 선택적인 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로하여 상기 제1도전층을 습식식각함으로써 상기 절연막을 노출시키는 공정과, 상기 제1감광막패턴을 제거하는 공정과, 전체표면상부를 세척하는 공정과, 전체표면상부에 제2도전층을 일정두께 형성하는 공정과, 상기 제2도전층 상부에 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로하여 상기 제2도전층을 식각하는 공정과, 상기 제2감광막패턴을 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
31. 제30항에 있어서, 상기 제1, 2 도전층은 다결정실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
32. 제30항에 있어서, 상기 제2도전층은 2000 내지 5000Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
33. 제30항에 있어서, 상기 절연막은 BPSG와 같이 유동성을 갖는 절연물질로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
34. 제30항에 있어서, 상기 제2도전층 습식식각공정은 등방성으로 실시되되, 질산, 초선, 불산 및 초순수 등의 화학물질이 사용되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
35. 제30항에 있어서, 상기 제1도전층 습식식각공정은 상기 절연막이 식각장벽으로 사용되는 것을 특징으로 하는 반도체소자의 캐패시터 사용방법.
36. 제30항에 있어서, 상기 세척공정은 HF 및 NH4OH의 화학용액으로 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
37. 제30항에 있어서, 상기 제2감광막패턴은 상기 저장전극마스크를 이용한 식각공정으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
38. 제30항에 있어서, 상기 제2도전층 시각공정은 상기 절연막을 식각장벽으로 하여 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.