KR960015923A - 불휘발성 반도체 메모리장치의 제조방법 - Google Patents
불휘발성 반도체 메모리장치의 제조방법 Download PDFInfo
- Publication number
- KR960015923A KR960015923A KR1019940026858A KR19940026858A KR960015923A KR 960015923 A KR960015923 A KR 960015923A KR 1019940026858 A KR1019940026858 A KR 1019940026858A KR 19940026858 A KR19940026858 A KR 19940026858A KR 960015923 A KR960015923 A KR 960015923A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- layer
- polycrystalline silicon
- peripheral circuit
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000004065 semiconductor Substances 0.000 title claims abstract 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract 17
- 229920005591 polysilicon Polymers 0.000 claims abstract 8
- 239000000758 substrate Substances 0.000 claims abstract 4
- 238000000034 method Methods 0.000 claims 8
- 230000002093 peripheral effect Effects 0.000 claims 8
- 238000000151 deposition Methods 0.000 claims 3
- 239000000463 material Substances 0.000 claims 3
- 150000004767 nitrides Chemical class 0.000 claims 3
- 238000000206 photolithography Methods 0.000 claims 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims 2
- 238000005530 etching Methods 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02551—Group 12/16 materials
- H01L21/02554—Oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
신규한 불휘발성 반도체 메모리장치의 제조방법이 개시되어 있다. 반도체기판 상에 산화막을 형성한 다음, 상기 산화막 상에 부유 게이트로 사용될 제1다결정실리콘층을 형성한다. 상기 제1다결정실리콘층 상에 ONO막을 형성한 후, 연속으로 제어 게이트 줄질을 침적한다. 제어 게이트와 부유 게이트 사이에 형성되는 ONO막의 특성 저하를 방지할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제9도 및 제10도는 각각, 본 발명에 의한 플래쉬 메모리장치의 셀어레이 및 버팅 콘텍을 도시한 레이아웃도를,
제1lA-B도는 본 발명에 의한 플래쉬 메모리장치의 제조방법을 설명하기 위한 단면도들.
Claims (11)
- 반도체기판 상에 산화막을 형성하는 단계 ; 상기 산화막 상에 부유 게이트로 사용될 제1다결정실리콘층을 형성하는 단계 ; 상기 제1다결정실리콘 상에 ONO(Oxide/Nitride/Oxide)막을 형성하는 단계 ; 및 상기 ONO막이 형성된 결과물 상에, 연속으로 제어 게이트 물질을 침적하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 제어 게이트 물질로 다결정실리콘 또는 다결정실리콘과 텅스텐 실리사이드가 적층된 폴리사이드중의 어느 하나를 사용하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 싱기 ONO막을 형성하는 공정은, 상기 제1다결정실리콘층 상에 하부 산화막 및 질화막을 차례로 침적한 후 상기 질화막 상에 원 산화막을 침적함으로써 이루어지는 것을 특징으로 하는 불휘발성 반도체제 메모리장치의 제조방법.
- 셀어레이 영역과 주변회로 영역으로 구성되는 불휘발성 반도체 메모리장치의 제조방법에 있어서, 반도체기판 상에 산화막을 형성하는 단계 ; 상기 산화막 상에 부유 게이트로 사용될 제1다결정실리콘층을 형성하는 단계 ;상기 제1다결정실리콘층 상에 ONO막을 형성하는 단계 ; 상기 ONO막이 형성된 결과물 상에 연속으로 제어 게이트로 사용될 제2다결정실리큰층을 형성하는 단계 ; 상기 주변회로 영역의 제2다결정실리콘층을 제거 하는 단계 ;상기 제2다결정실리콘층 상에 절연막 및 도전층을 차례로 형성하는 단계 ; 및 사진식각 공정으로 상기 도전층을 식각하여 주변회로 영역의 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 도전층을 구성하는 물질로 다결정실리콘 또는 다결징실리콘과 텅스텐 실리사이드가 적층된 폴리사이드중의 어느 하나를 사용하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 도전층을 식각할 때, 상기 절연막을 식각저지층으로 사용하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 절연막은 열산화막인 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 주변회로 영역의 제2다결정실리콘층을 제거하는 단계 후, 상기 주변회로 영역의 ONO막 및 산화막을 제거하여 상기 기판을 노출시키는 단계를 더 구비하는 것을 특칭으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 주변회로 영역의 게이트를 형성할 때, 상기 셀어레이 영역의 도전층이 모두 제거되는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 주변회로 영역의 게이트를 형성하는 단계 후, 사진식각 공정으로 상기 셀어레이영역의 제2다결정실리콘층, ONO막, 제1다결정실리콘층을 식각함으로써, 셀어레이영역의 게이트를 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 셀어레이 영역 내의 제어 게이트로 사용될 도전층과 주변회로 영역의 게이트로 사용될 도전층을 서로 다른 공정에 의해 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940026858A KR0150996B1 (ko) | 1994-10-20 | 1994-10-20 | 불휘발성 반도체 메모리장치의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940026858A KR0150996B1 (ko) | 1994-10-20 | 1994-10-20 | 불휘발성 반도체 메모리장치의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960015923A true KR960015923A (ko) | 1996-05-22 |
KR0150996B1 KR0150996B1 (ko) | 1998-10-01 |
Family
ID=19395518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940026858A KR0150996B1 (ko) | 1994-10-20 | 1994-10-20 | 불휘발성 반도체 메모리장치의 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0150996B1 (ko) |
-
1994
- 1994-10-20 KR KR1019940026858A patent/KR0150996B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR0150996B1 (ko) | 1998-10-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR960043238A (ko) | 리세스 채널 구조를 갖는 반도체 소자 및 그의 제조방법 | |
KR920007166A (ko) | 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조 | |
KR980006267A (ko) | 불휘발성 메모리 장치 및 그 제조방법 | |
JP2001223284A (ja) | フラッシュメモリ装置及びその形成方法 | |
KR960039404A (ko) | 불휘발성 메모리장치 및 그 제조방법 | |
KR950034731A (ko) | 비휘발성 반도체 메모리장치의 제조방법 | |
JP2598899B2 (ja) | 集積回路の生産方法 | |
KR960036086A (ko) | 플래쉬 이이피롬 셀의 제조방법 | |
KR970013382A (ko) | 비휘발성 반도체 메모리장치 및 그 제조방법 | |
KR930015002A (ko) | 반도체 메모리 장치 및 그 제조방법 | |
JP3057837B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
KR960015923A (ko) | 불휘발성 반도체 메모리장치의 제조방법 | |
KR19990071113A (ko) | 반도체 소자의 제조방법 | |
KR20040029525A (ko) | 플레쉬 메모리 소자 및 그 제조방법 | |
JPH08298314A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US6136671A (en) | Method for forming gate oxide layers | |
KR930014995A (ko) | 비휘발성 메모리의 제조방법 | |
KR100734075B1 (ko) | 플래쉬 메모리 셀의 구조 및 그의 제조 방법 | |
JPH06310733A (ja) | 半導体記憶装置の製造方法 | |
KR100526481B1 (ko) | 게이트 스페이스 형성 방법 | |
KR20020095689A (ko) | 플래쉬 메모리 소자의 게이트 형성방법 | |
KR920007079A (ko) | 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리장치의 제조방법 및 그 구조 | |
KR970072452A (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
KR970030805A (ko) | 불휘발성 메모리소자 및 그 제조방법 | |
KR950025997A (ko) | 반도체소자의 캐패시터 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100528 Year of fee payment: 13 |
|
LAPS | Lapse due to unpaid annual fee |