KR960008835A - 반도체 기억 장치 - Google Patents

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KR960008835A
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야스히로 다카이
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가네꼬 히사시
닛폰 덴기 가부시키가이샤
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Abstract

디지트 선 쌍을 차단하면서 고속 감지를 행한 후, 디지트 선이 액서스하는 목적 메모리 셀에 접속, 메모리 셀에 접속되는 디지트 선 만이 감지 증폭기에 관련해서 메모리 셀에 정보를 재기록하는 감지 증폭기에 전기적으로 접속된다. 일녀의 밸런싱 및 선 충전 과정에서 선 충전은 디지트 선 쌍에 충분한 전위의 밸런스가 설정된 후에 행해진다. 이로인해 전력 소비를 줄이기 위해 선 충전 전원 및/또는 디지트 선에 과 충전 전류가 흐르지 않는다.

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 반도체 기억 장치의 첫번째 실시예를 도시한 회로도.

Claims (10)

  1. 반도체 기억 장치에 있어서; 복수의 메모리 셀과; 상기 복수의 메모리 셀과 관련해서 정보를 기록하고 판독하는 복수의 디지트 선 쌍과; 각각 대응하는 디지트 선 쌍에 관한 정보의 검출 및 증폭 작용을 하는, 복수의 디지트 선 쌍의 각각에 대응해서 제공된 복수의 감지 증폭기와; 상기 디지트 선 쌍의 각각의 디지트 선중의 하나와, 대응하는 감지 증폭기의 내부 절점의 하나간의 접속을 제어하는 제1스위칭 수단과; 상기 디지트 선 쌍의 각각의 디지트 선중의 다른 하나와, 대응하는 감지 증폭기의 내부 절점 중 다른 하나간의 접속을 제어하는 제2스위칭 수단과; 상기 제1 및 제2스위칭 수단에 의한 접속 제어 작동 후의 상기 복수의 디지트 선 쌍을 리셋한 공통 전위 레벨에 상기 복수의 디지트 선 쌍의 모든 디지트 선을 세팅하기 위한 제어를 하는 밸런싱 제어 수단; 및 상기 밸런싱 제어 수단에 의해 공통 전위 레벨에 상기 모든 디지트 선을 세팅한 후, 상기 복수의 디지트 선 쌍 각각에 대해 선 충전 전위를 공급하는 선 충전 제어 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서; 상기 밸런싱 제어 수단이, 리셋시, 상기 복수의 디지트 선 쌍의 두 디지트 선 각각간의 단락 제어를 할 수 있는 스위칭 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서; 상기 밸런싱 제어 수단이 나아가 인접 디지트 선 쌍의 인접 디지트 선을 단락하는 것을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서; 상기 밸런싱 제어 수단에 의해 공통 전위 레벨에 모든 상기 디지트를 세팅한 후 상기 선 충전 제어 수단이 선 충전 전원과, 상기 선 충전 전원의 출력을 상기 복수의 디지트 선 쌍 각각에 공급하는 선 충전 전원선과, 상기 선 충전 전원과 상기 선 충전 전원선간의 단락 제어를 하는 스위칭 소자를 구성하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서; 상기 밸런싱 제어 수단과 상기 선 충전 제어 수단이 동작의 셀프 디프레싱 모드에서 활성 상태인 것을 특징으로 하는 반도체 기억 장치.
  6. 반도체 기억 장치에 있어서; 복수의 디지트 선 쌍과; 상기 복수이 디지트 서 쌍의 각각의 하나의 디지트 선에 접속된 복수의 메모리 셀을 포함하는 제1메모리 셀 그룹과; 상기 복수의 디지트 선 쌍의 다른 하나의 디지트 선에 각각 접속된 복수의 메모리 셀을 포함하는 제2메모리 셀 그룹과; 각각 대응하는 디지트 선 쌍에 관한 정보의 검출 및 증폭 작용을 하는 복수의 디지트 선 쌍의 각각에 대응해서 제공된 복수의 감지 증폭기와; 상기 디지트 선 쌍의 각각의 디지트 선 중의 하나와, 대응하는 감지 증폭기의 내부 절점의 하나간의 접속을 제어하는 제1스위칭 수단과; 상기 디지트 선 쌍의 각각의 디지트 선 중의 다른 하나와, 대응하는 감지 증폭기의 내부 결점 중 다른 하나간의 접속을 제어하는 제2스위칭 수단과; 상기 감지 증폭기의 상기 각각의 내부 절점간의 전기적 접속과 상기 제1메모리 셀 그룹의 선택 및 판독 작동 후에 상기 제1 및 제2스위칭 수단에 의해 대응하는 디지트 선 상이 차단되는 제어를 하는 수단과; 상기 감지 증폭기의 증폭 후에 상기 제1스위칭 수단에 의한 상기 복수의 디지트 선 쌍의 디지트 선 중 하나와 상기 복수의 디지트 선 쌍의 상기 각각의 내부 절점간에 설정된 전기적 접속에 의해 상기 제1메모리 셀 그룹에의 재기록을 제어하는 수단과; 재기록의 완성 후, 상기 제2스위칭 수단에 의해 상기 복수의 디지드 선 쌍의 다른 하나의 디지트 선과 상기 감지 증폭기의 각각의 내부 절점 간에 설정된 전기적 접속을 제어하는 수단과; 상기 제어 수단에 의한 전기적 접속 설정후에 공통 전위레벨에 상기 복수의 디지트 선 쌍의 디지트 선 모두를 셋팅하는 제어를 수행하는 밸런싱 제어 수단 및; 상기 제어 수단에 의해 공통 전위 레벨에 상기 디지트 선 모두를 세팅한 후 상기 복수의 디지트 선 쌍의 각각에 선 충전 전위를 공급하는 선 충전 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서; 상기 밸런싱 제어 수단이 상기 복수의 디지트 선 쌍의 각각의 두 디지트 선 간의 단락 제어를 하는 스위칭 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 상기 밸런싱 제어 수단이 나아가 인접 디지트 선 쌍의 인접 디지트 선을 단락하는 것을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제7항에 있어서, 상기 선 충전 제어 수단이 상기 밸런싱 제어 수단에 의해 공통 전위 레벨에 상기 디지트 선 모두를 세팅한 후 상기 선 충전 전원선과 상기 선 충전 전원의 출력간의 단락을 제어하는 스위칭 소자와, 각각의 상기 복수의 디지트 선 쌍에 상기 선 충전 전원의 출력을 공급하는 선 충전 전원 공급선과, 선 충전 전원을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제6항에 있어서, 상기 밸런싱 제어 수단과 상기 선 충전 제어 수단이 작동의 셀프 리프레싱 모드에서 활성 상태인 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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