KR960006711B1 - 반도체장치용 리이드프레임의 제조방법과 반도체장치용 리이드프레임 및 수지봉지형 반도체장치 - Google Patents

반도체장치용 리이드프레임의 제조방법과 반도체장치용 리이드프레임 및 수지봉지형 반도체장치 Download PDF

Info

Publication number
KR960006711B1
KR960006711B1 KR1019930000455A KR930000455A KR960006711B1 KR 960006711 B1 KR960006711 B1 KR 960006711B1 KR 1019930000455 A KR1019930000455 A KR 1019930000455A KR 930000455 A KR930000455 A KR 930000455A KR 960006711 B1 KR960006711 B1 KR 960006711B1
Authority
KR
South Korea
Prior art keywords
lead
cut
semiconductor device
leads
gap
Prior art date
Application number
KR1019930000455A
Other languages
English (en)
Other versions
KR930017162A (ko
Inventor
아사오 니시무라
아끼히로 야구찌
미쯔아끼 하네다
이찌로 안죠
쥰이찌 아리따
아끼히꼬 이와야
마사히로 이찌따니
Original Assignee
가부시끼가이샤 히다찌세이사꾸쇼
가나이 쯔또무
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 히다찌세이사꾸쇼, 가나이 쯔또무 filed Critical 가부시끼가이샤 히다찌세이사꾸쇼
Publication of KR930017162A publication Critical patent/KR930017162A/ko
Application granted granted Critical
Publication of KR960006711B1 publication Critical patent/KR960006711B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Laser Beam Processing (AREA)

Abstract

내용 없음

Description

반도체장치용 리이드프레임의 제조방법과 반도체장치용리이드프레임 및 수지봉지형 반도체장치
제1도는 본 발명의 1실시예를 도시한 사시도.
제2도는 제1도의 평면도.
제3도는 제2도에 의해서 얻어진 리이드접합부의 형상예를 모시한 사시도.
제4도는 제2도에 의해서 얻어진 리이드접합부의 다른 형상예를 도시한 사시도.
제5도는 탭형성측 개별리이드프례임의 수지봉지형의 반도체장치 1개분의 영역의 형상을 도시한 평면도.
제6도는 개별리이드프레임의 수지봉지형 반도체장치 1개분의 영역의 형상을 도시한 평면도.
제7도∼제13도는 본 발명의 다른 실시예를 도시한 사시도.
제14도는 간극, 잘라낸부분, 레이저조사영역 상호의 위치관계를 설명하는 리이드의 적층상태를 도시한 사시도.
제15도는 간극, 잘라낸부분, 레이저조사영역 상호의 위치관계를 설명하는 리이드의 적층상태를 도시한 사시도
제16도는 본 발명의 반도체장치용 러이드프레임의 제조방법을 이용한 수지봉지형 반도체장치의 실시예를 도시한 단면도.
제17도는 개별 리이드프레임의 수지봉지형 반도체장치 1개분의 영역의 형상을 도시한 평면도.
본 발명은 반도체장치에 관한 것으로써, 특히 여러개의 개별 리이드프레임을 적층해서 이루어지는 조립생산성이 우수한 반도체장치용 리드프레임의 제조방법과 반도체장치용 리이드프레임 및 수치봉지형 반도체장치에 관한 것이다.
수지봉지형 반도체장치에는 통상 1개의 금속박막판내에 전기접속용의 리이드나 반도체소자 탑재부인 탭, 탭을 지지하는 리이드 및 이들 전체를 지지하는 외부프레임에 의해 형성한 리이드프레임이 사용되고 있다. 이와 같은 리이드프레임에서는 리이드나 탭을 1층만 마련할 수 있으며, 또 그들을 모두 동일한 재료로 형성해야하기 때문에 반도체장치의 고집적화나 전기적, 기계적, 열적 특성의 향상을 도모함에 있어서 제약으로 되고 있다. 그래서, 이와 같은 문제에 대처하기 위해 리이드프레임의 각 부를 미리 여러개의 금속박판내에 형성해두고, 이들을 서로 적층하고 접합해서 1개의 리이드프레임 또는 1개의 수지봉지형 반도체장치를 조립하는 방법이 일본국 특허공개공보소화 58-27347호 및 Proceedings of the 39th Electronic Components Conference,1989, pp.494∼503에 제안되어 있다.
상기 공지예에 있어서는 여러개의 금속박판내에 형성한 개별 리이드프레임을 적층하여 적합할때의 구체적인 방법에 대해서는 개시되어 있지 않다. 다핀 또는 소형의 수지봉지 반도체장치 등에서는 적층하여 접합하는 개별리이드프레임끼리를 미리 정확하게 위치결정해두는 것이 불가결하다. 이 때문에 최종적으로 수지봉지형 반도체장치로써 필요한 미소한 부분만을 서로 적층하는 것이 아니고 적층하는 각각의 개별 리이드프레임에 다음에 분리해야할 외부프레임을 마련해두고, 이 외부프레임에 의해서 위치졀정하는 것이 바람직하다. 예를들면 여러개의 개별 리이드프레임을 각각의 리이드부에 있어서 서로 납땜이나 전기저항용접에 의해서 접합한후 1개의 개별리이드프레임을 제의한 다른 개별 리이드프레임의 외부프레임을 잘라내고, 그후 종래의수지봉지형 반도체장치와 마찬가지로 수지로 봉하는 방법이 고려된다. 그러나, 이 방법에서는 접합후에 외부프레임을 잘라내는 공정이 증가하는데다 리이드 간격이 좁은 다핀의 수지봉지형 반도체장치에서는 외부프레임을 잘라내기 위한 공구를 리이드사이에 삽입하는 것이 곤란하다.
본 발명의 목적은 위치결정 정밀도 및 조립생산성이 우수한 여러개의 개별리이드프레임을 적층하여 접합하는 반도체장치용 리이드프레임의 제조방법을 제공하는 것이다.
그리고, 본 발명의 다른 목적은 고집적도 또는 전기적, 기계적, 열적특성이 우수한 반도체장치용의 리이드프레임 및 수지봉지형 반도체장치를 제공하는 것이다.
상기의 목적을 달성하기 위해 본 발명에 관한 반도체장치용 리이드프레임의 제조방법은 여러개의 개별리이드프레임의 각각에 적어도 1개의 리이드를 형성하고, 각각의 개별리이드프레임을 적층해서 각각의 리이드를 서로 중첩시키고, 그 중첩한 리이드끼리를 용접하여, 또한 한쪽의 리이드를 절단해서 조립하는 반도체장치용 리이드프레임의 제조방법에 있어서 리이드끼리를 폭방향에 마련한 간극을 거쳐서 중첩시키고, 간극을 포함하는 영역을 용접함과 동시에 용융에 의해 한쪽의 리이드를 절단하는 구성으로 한다.
그리고, 서로 접합되는 리이드중 용융하여 절단되는 한쪽의 리이드는 그 절단되는 부분의 폭이 다른 부분보다 좁게 형성되어 있는 구성이라도 좋다.
또, 서로 용접되는 리이드중 용융하여 절단되는 한쪽의 리이드는 그 절단되는 부분의 폭이 용접부의 주요부보다 좁게 형성되어 있는 구성이라도 좋다.
또, 간극은 적어도 어느 한쪽의 리이드에 마련한 두께가 얇은부에 의해 형성되어 있는 구성이라도 좋다. 그리고, 간극은 적어도 어느 한쪽의 리이드에 구부림가공을 실시해서 형성되어 있는 구성이라도 좋다.
또, 간극은 용융하여 절단되지 않는 다른쪽의 리이드에 마련한 두께가 얇은부에 의해 형성되어 있는 구성이라도 좋다.
또, 간극은 용융하여 절단되지 않는 다른쪽의 리이드폭방향의 거의 중앙부에 마련한 두께가 얇은부에 의해 형성되어 있는 구성이라도 좋다.
그리고, 간극은 용융하여 절단되지 않는 다른 쪽의 폭방향의 거의 중앙부에 마련한 관통구멍에 의해 형성되어 있는 구성이라도 좋다.
또, 용접은 레이저조사에 의해 실행되는 구성이라도 좋다.
또, 반도체장치용 리이드프레임에 있어서는 여러개의 개별리이드프레임의 각각에 적어드 1개의 리이드를 형성하고, 각각의 개별 리이드프레임을 적층해서 각각의 리이드를 서로 중칩시키고, 이 중첩시킨 리이드끼리를 용접하며, 또한 한쪽의 리이드를 절단해서 형성하는 반도체장치용 리이드프레임에 있어서 리이드끼리를 폭방향에 마련한 간극을 거쳐서 중첩시키고, 간극을 포함하는 영역을 용접함과 동시에 용융에 의해 상기 한쪽의 리이드를 절단해서 형성하는 구성으로 한다.
또, 수지봉지형 반도체장치에 있어서는 적어도 1개의 반도체소자를 부착한 여러개의 개별 리이드프레임을 적층하고, 각각의 개별 리이드 프레임의 리이드끼리를 서로 용접하고, 각각의 개별 리이드프레임의 수지외부 인출부 이외의 부분을 반도체소자와 함께 수지로 봉한 수지봉지헝 반도체장치에 있어서, 리이드끼리를 폭방향에 마련한 간극을 거쳐서 중첩시키고, 간극을 포항하는 영역을 용접함과 동시에 용융에 의해 상기 한쪽의 리이드를 절단해서 형성한 리이드프레임으로 이루어지는 구성으로 한다.
본 발명에 의하면 용융한 한쪽의 리이드는 다른쪽의 리이드와 용융한 부분에서 접합되고, 오목부분에서는응집해서 분리절단되기 때문에 리이드끼리의 접합과 동시에 불필요한 외부프레임이 절단된다. 따라서, 적층하는 여러개의 개별 리이드프레임이 서로 정밀도좋게 위치결정되어 접합할 수 있음과 동시에 공정수를 증가시키는 일없이 용이하게 불필요한 부분이 절단된다.
본 발명의 1실시예를 제1도∼제4도를 참조하면서 설명한다.
제1도는 본 발명의 1실시예인 반도체장치용 리이드프레임의 제조방법에 있어서, 접합전에 있어서의 개별리이드프레임의 리이드접합부의 적층상태를 도시한 사시도이다. 제1도 및 다음에 나타내는 모든 사시도에서는 도면의 바로앞 우측을 도시하고 있지 않은 외부프레임에 연속하는 쪽으로 한다. 또, 도면중에서는 접합후도 외부프레임을 남기는 쪽의 리이드(1a)를 아래쪽에, 또 접합후에 외부프레임측을 절단하는 리이드(1b)를 위쪽에 나타내고, 이들을 각각 절단하지 않는 쪽의 리이드 및 절단한 쪽의 리이드라 부르는 것으로한다. 절단한 쪽의 리이드(1b)에 얇은 두께부(2)가 마련되어 있고, 그 얇은 두께부(2)의 오목부가 절단하지 않는 쪽의 리이드(1a) 측으로 향해지는 것에 의해서 양 리이드(1a),(1b) 사이에 간극(3)이 형성되어 있다. 또, 절단한 쪽의 리이드(1b)에는 얇은 두께부(2)와 부분적으로 중첩하는 위치에 리이드의 폭방향의 잘라낸부분(4)도 마련되어 있고, 얇은 두께부(2) 쪽이 잘라낸 부분(4)에 비해서 약간 외부프레임쪽에 위치하고 있다.
제2도는 제1도에 도시한 적층상태의 리이드의 접합방법을 도시한 평면도이다. 제2도에서는 리이드프레임의 외부프레임측을 아래쪽에 도시하고 있다. 접합에 있어서는 제2도에 도시한 사선영역의 레이저조사영역(5)에 레이저를 조사하고, 상면에서 리이드를 가열하여 용응시킨다. 레이저조사영역(5)는 잘라낸부분(4)에 의한 리이드의 폭이 좁은 부분과 그 반대의 바깥프레임측에 인접하는 리이드폭이 넓은 부분의 양쪽에 걸쳐있고, 리이드프레임의 외부프레임측은 두께가 얇은부(2)에 걸쳐 있다. 레이저조사영역(5)중 두께가 얇은부(2)에 걸쳐서 있지 않은 잘라낸부분(4)의 부분에서는 절단한쪽 및 절단하지 않은 쪽의 리이드(1a),(1b)가 모두 레이저에 의해서 가열되는데다 서로 접촉하고 있기 때문에 리이드끼리가 용접된다. 한편, 레이저조사영역(5)내의 두께가 얇은부(2)와 잘라낸부분(4)의 양쪽에 걸쳐져 있는 부분에서는 간극(3) 때문에 용접이방해된다. 또, 절단한쪽의 리이드(1b)의 이 부분에서 용용한 금속이 그 양쪽 또는 한쪽의 단면적이 넓은부분의 용융금속이 응집하는 것에 의해서 외부프레임측과 반대의 외부프레임으로 분리 절단된다.
제3도 및 제4도는 상기와 같이 해서 얻어진 리이드의 접합부를 도시한 사시도이다. 제3도에 레이저가 약한 경우, 제4도에 레이저가 강한 경우의 접합부의 형상예를 각각 도시한다. 제3도 및 제4도에 용접시의 용융부(6)의 도시되어 있다. 절단한 쪽의 리이드(1b)는 두께가 얇은부(2)의 외부프레임이 절단되고 잘라낸부분(4)의 반대의 외부프레임측의 끝부의 근방은 반대의 절단한쪽의 리이드(1a)에 용접되어 있다. 제3도에서는 레이저조사영역(5)내에서 절단한쪽의 리이드(1b)의 두께가가 얇은부(2) 및 잘라낸부분(4)가 아직 그 형상을 유지하고 있다. 이것에 대해서 제4도에서는 레이저조사영역(5)내의 절단한쪽의 리이드(1B)가 완전히 용융하여 평탄한 형상으로 되어 있다.
적층하는 각각의 개별 리이드프레임은 예를들면 제5도 및 제6도에 도시한 바와 같은 형상으로 되어 있다. 제5도 및 제6도는 전기접속용의 리이드와 반도체소자를 탑재하는 탭을 개별의 개별 리이드프레임내에 형성하는 경우에 대해서 각각의 개별 리이드프레임의 수지봉지형 반도체장치 1개분의 영역을 도시한 평면도이다. 개별 리이드프레임(13a)는 외부프레임(14a)의 안쪽에 전기접속용 리이드(1c)와 탭지지용 리이드(1da)가 형성되어 있는 것에 대해서 개별 리이드프레임(13b)는 외부프레임(14b)의 안쪽에 탭(15)와 이것을 외부프레임(14b)에 연결하는 탭지지용리이드(1db)가 형성되어 있다. 어떤 개별리이드프레임(13a),(13b)의 외부프레임(14a),(14b)에도 가이드구멍(16)이 마련되어 있고, 리이드프레임을 조립할때 이 가이드구멍(16)을 조립해서 지그의 가이드핀에 맞추는 것에 의해서 개별리이드프레임(13a),(13b)끼리를 서로 위치결정해서 적층한다. 탭(15)를 마련한쪽의 개별리이드프레임(13b)의 탭지지용 리이드(1db)에는 제1도에 도시한 두께가 얇은부(2)와 잘라낸부분(4)가 마련되어 있고, 이 부분에서 개별리이드프레임(13a),(13b)의 탭지지용 리이드(1da),(1db)끼리를 접합하는 것에 의해서 접합과 동시에 개별리이드프레임(13b)의 외부프레임(14b)를 절단한다. 이와 같은 방법으로 개별리이드프레임끼리를 조립하는 것에 의해서 일본국 특허공개공보소화 58-27347호에 개시되는 구조의 수지봉지형 반도체장치에 사용하는 리이드프레임을 얻을 수 있다. 이 리이드프레임을 사용해서 수지봉지형반도체장치를 조립하는 방법은 종래의 1개의 금속박판으로 이루어지는 리이드프레임의 경우와 마찬가지이다. 즉, 반도체소자의 회로를 형성하고 있지 않은 쪽의 면을 접착제 등에의해서 탭(15)에 고정하고, 반도체소자의 회로형성면상의 전극과 전기접속용리이드(1c)를 금속세선에 의해서 전기접속한다. 다음에 절단되어 있지 않는 쪽의 외부프레임(14a)에 의해서 리이드프레임전체를 몰드금형으로 고정하고, 수지로 봉한다. 그후, 남겨진 외부프레임(14a)를 절단하고, 전기접속용 리이드(1c)의 수지외부로 인출된 부분을 소정의 형상으로 구부림 성형하는 것에 의해서 수지봉지형 반도체장치를 얻는다.
리이드프레임의 재질로써는 통상 사용되는 철-니켈계, 철계 또는 동계의 합급등 임의의 금속재료라도 좋다. 또, 동일한 재료끼리의 조합만이 아닌 예를들면 반도체소자를 탑재하는 쪽의 개별리이드 프레임에는 반도체소자재료인 실리콘에 선팽창계수가 가까운 42합금을 사용해서 열응력을 저감하고, 수지 내부, 외부의 전기접속에 사용하는 쪽의 개별리이드프레임에는 전기전도도 및 열전도율이 높은 동합금을 사용해서 높은 전기특성과 방열특성을 얻는 등 각각의 개별 리이드프레임마다 최적한 전기적, 기계적, 열적 특성을 갖는 재료를 선택해도 좋다.
개별리이드프레임의 리이드나 탭, 외부프레임 등의 각부의 형성이나 잘라낸부분(4)의 형성에는 통상 리이드프레임의 작성에 사용되는 에칭이나 천공 등의 방법외에 레이저절단가공을 사용할 수도 있다. 두께가 얇은부(2)를 형성하는데에는 리이드의 한면에서만 에칭가공을 실시하던지 또는 프레스가공에 의해서 오목부를 형성해토 좋다. 접합부의 리이드의 구체적인 치수로써는 예를들면 판두께 0.1∼0.5mm, 간폭 0.15∼1mm정도의 리이드에 판두께방향의 오목부 및 판폭방향의 잘라냄가공을 실시하여 최소단면부의 판두께 및 판폭이 각각 원래 치수의 40∼80% 정도로 되게 한다. 개별리이드프레임전체의 형상은 제5도 및 제6도에 도시한 수지봉지형 반도체장치 1개분만의 형상이라도 좋고, 조립생산성을 향상시키기 위해 동일 형상을 제5도및 제6도의 좌우, 상하 또는 그 양쪽에 여러개 연결한 형상이라도 좋다.
접합 및 절단에 사용되는 레이저로써는 YAG레이저나 탄산가스레이저 등의 고에너지레이저빙을 사용한다. 또, 레이지 대신 크세논 등의 광빔을 사용해도 동일한 효과를 얻을 수 있다. 또, 본 발명의 각 도면에 도시한 레이저조사영역(5)는 리이드프레임재를 융점이상으로 가열할 수 있는 강한 조사영역만을 도시하고있으며, 특히 의도하지 않은 주변의 약한 조사영역은 포함하고 있지 않다. 레이저조사영역(5)는 반드시 도시한 바와 같은 원형일 필요는 없고, 초점이 원형의 빔을 비스듬한 방향에서 조사한 경우와 같은 탄원형이라도 좋고, 각형 등의 임의의 형상이라도 좋다. 또, 조사시 레이저빔을 고정해서 레이저조사영역(5) 전체를 1회에 조사해도 좋고, 작은 지름의 빔의 조사위치를 단시간에 연속적으로 이동하는 것에 의해서 도시한 조사영역전체를 융용시켜도 좋다.
본 실시예에 의하면 절단부에 있어서의 판두께, 판폭 양방향의 단면 감소에 의해서 용융금속의 응집분리가 촉진되기 때문에 확실한 용접 및 절단의 동시가공이 가능하게 된다. 이것에 의해서 공정수를 증가시키는일이 없고, 또 고정밀도이며, 또한 용이하게 리이드프레임을 조립할 수 있다.
제 7도 및 제 8도는 각각 본 발명의 다른 실시예의 반도체장치용 리이드프레임의 제조방법을 도시한 것으로써, 접합전에 있어서의 개별 리이드프레임의 리이드접합부의 적층상태를 도시한 사시도이다. 이들 실시예는 모두 절단한 쪽의 리이드(1b)에 두께가 얇은부(2)만을 마련하고 있고, 제1도에 도시한 잘라낸부분(4)는 마련하고 있지 않다. 이와 같은 경우에도 간극(3) 부분에서 이것과 인접하는 리이드(1a),(1b)의 접촉부에 걸쳐서 레이저를 조사하는 것에 의해 리이드접촉부에서 용접이 실행되고, 간극(3) 부분에서는 용접이 방해됨와 동시에 두께가 얇은부(2) 양쪽으로의 용융금속의 응집분리에 의해서 리이드가 절단된다. 단, 이들 실시예에서는 절단부의 단면감소가 판두께방향만으로 되어 있으므로, 잘라낸부분(4)를 범용한 제1도에 도시한 실시예의 경우에 비하면 응집에 의한 분리가 발생하기 어렵게 된다. 또, 상하의 리이드쪽이 같은 제7토의 실시예에서는 레이저가 절단한쪽의 리이드(1b)에만 조사되기 때문에 절단하지 않는 쪽의 리이드(1a)가 가열되기 어려워 용접에 높은 에너지를 필요로 한다. 또, 절단하지 않는쪽의 리이드(1a)의 폭전체에 걸쳐서 금속이 용융하므로, 용접시에 용융한 금속이 리이드에서 떨어져 주위를 오염시킬 가능성도 있다. 그러나, 제7도의 실시에는 절단한쪽의 리이드(1b)의 폭을 넓게 할 수 있기 때문에 제1도 및 제8도의 실시예에 비해서 강성의 저하가 적어 높은 위치결정 정밀도를 얻을 수 있는 이점이 있다. 절단한 쪽의 리이드(1b)의 폭이 절단하지 않는 쪽의 리이드(1a)보다도 좁은 제8도의 실시예에서는 절단하지 않는 쪽의 리이드(1a)도 동시에 가열할 수 있어 용융영역도 리이드쪽의 안쪽에 한정할 수 있기 매문에 낮은 에너지로 주위를 오염시키는 일없이 용접 및 절단할 수 있고, 이 점에서 제7도의 실시예에 비해 우수하다.
제9도는 본 발명의 또 다른 실시예인 반도체장치용 리이드프레임의 제조방법을 도시한 것으로써, 접합전에 있어서의 개별리이드프레임의 리이드접합부의 적층상태를 도시한 사시도이다. 본 실시예에서는 잘라낸부분(4)를 절단한쪽의 리이드(1b)에 마련하고, 두께가 얇은부(2)는 절단하지 않는 쪽의 리이드(1a)에 마련하고 있다 제1도의 실시예와 같이 잘라낸부분(4)와 두께가 얇은부(2)의 양쪽을 절단한쪽의 리이드(1b)에 마련하는 방법에서는 절단하지 않는 쪽의 리이드(1a)의 폭을 충분히 넓게 취하지 않은 경우 절단한쪽의 리이드(1b)의 단면적이 너무 감소하여 취급할때에 변형이 발생하거나 적층시에 위치결정을 위한 충분한 강성이 얻어지지 않는 경우가 있다. 본 실시예의 방범에서는 제1도의 방법에 비해서 용융금속의 응집에 의한 분리 절단효과는 약간 저하하지만 절단한쪽의 리이드(1⒥의 강성저하가 적어 높은 위치결정 정밀도를 얻을수 있다.
제10도는 본 발명의 또 다른 실시예인 반도체장치용 리이드프레임의 제조방법을 도시한 것으로써, 접합전에 있어서의 개별리이드프레임의 리이드접합부의 적층상태를 도시한 사시도이다. 본 실시예에서는 잘라낸부분(4)를 절단한쪽의 리이드(1b)에 마련하고, 두께가 얇은부(2)는 절단하지 않는쪽의 리이드(1a)의 폭방향의 안쪽에만 한정해서 마련하고 있다. 두께가 얇은부(2)의 리이드폭방향의 치수는 그 상부의 절단한쪽의 리이드(1b)의 폭보다 약간 넓은 정도로 좋으며, 절단하지 않는쪽의 리이드(1a)의 폭전체에 걸쳐서 두께가 얇은부(2)를 마련할 필요는 없다. 이와 같이 두께가 얇은부(2)의 폭을 한정하는 것에 의해서 절단하지 않는쪽의 리이드(1a)의 구부림강성의 저하도 경감시킬 수 있다.
제9도 및 제10도의 실시예와 같이 절단하지 않는 쪽의 리이드(1a)에 두께가 얇은부(2)를 마련해서 절단한쪽의 리이드(1b)의 강성저하를 경감하는 방법은 절단한쪽의 리이드(1b)에 잘라낸부분(4)를 마련하는 경우 뿐만 아니라 제6도와 같이 절단한쪽의 리이드(1b) 전체의 폭을 좁게 하는 경우에 적용해도 효과가 있다.
이상의 각 실시예에 있어서 두께가 얇은부(2)를 마련하는 리이드는 절단한쪽의 리이드(1b)와 절단하지않는쪽의 리이드(1a)중 어느 한쪽에 한정할 필요는 엾고, 양쪽이라도 좋다. 양쪽의 리이드에 두께가 얇은부(2)를 마련하는 경우는 각각의 리이드를 그다지 얇게 하지 않아도 충분한 간극(3)이 얻어지므로 절단한쪽의 리이드(1b)와 절단하지 않는쪽의 리이드(1a) 양쪽의 강성을 확보할 수 있다.
제11도는 본 발명의 또 다른 실시예인 반도체장치용 리이드프레임의 제조방법을 도시한 것으로써, 접합전에 있어서의 개별리이드프레임의 리이드접합부의 적층상태를 도시한 사시도이다. 본 실시예에서는 절단한쪽의 리이드(1b)에 구부림가공부(7)을 마련하는 것에 의해서 절단하지 않는쪽의 리이드(1a) 사이에 간극(3)을 마련하고 있다 이미 기술한 두께가 얇은부(2)를 마련하는 방법에 비해서 판두께방향의 단면감소가 없기때문에 용웅금속의 응집에 의한 분리절단효과는 약간 저하하지만 절단한쪽의 리이드(1b)의 강성저하가 적어 높은 위치결정정밀도를 얻을 수 있다.
제12도는 본 발명의 또 다른 실시예인 반도체장치용 리이드프레임의 제조방법을 도시한 것으로써, 접합전에 있어서의 개별리이드프레임의 리이드접합부의 적층상태를 도시한 사시도이다. 구부림가공에 의해서 간극(3)을 마련하는 경우는 제12도에 도시한 바와같이 절단한쪽의 리이드(1b)의 구부림가공부(7)에서 리이드프레임의 외부프레임쪽의 부분을 전부 절단하지 않는쪽의 리이드(1a)에서 뜨도록 성형해도 좋다.
구부림가공을 실시하는 것에 의해서 간극(3)을 마련하는 방법은 제7도 및 제8도와 같이 절단한쪽의 리이드(1b)에 잘라낸부분(4)을 마련하지 않은 경우에도 적용할 수 있다. 이 경우 절단부의 단면감소는 없지만 용접부에 있어서의 용융금속의 응집에 의해서 약간 분리절단효과를 얻을 수 있다.
구부림가공을 실시하는 리이드는 반드시 제11도 및 제12도의 실시예와 같이 절단한쪽의 리이드(1b)일 필요는 없고, 절단하지 않는쪽의 리이드(1a)라도 또 양쪽의 리이드라도 동일한 효과를 얻을 수 있다.
제13도는 본 발명의 또 다른 실시예인 반도체장치용 리이드프레임의 제조방법을 도시한 것으로써, 접합전에 있어서의 개별리이드프레임의 리이드접합부의 적층상태를 도시한 사시도이다. 본 실시예에 있어서는 절단한쪽의 리이드(1b)와 절단하지 않는쪽의 리이드(1a) 사이에 간극을 마련하는 대신에 절단하지 않는쪽의 리이드(1a) 사이에 간극을 마련하는 대신에 절단하지 않는쪽의 리이드(1a)에 관통구멍(8)을 마련하는 것에의해서 이 부분에서의 접합을 방지하고 있다. 관통구멍(8)에서 용융금속이 떨어질 위험성이 조금 있지만 이와 같이 해도 용접과 절단의 동시가공을 실행할 수 있다. 관통구멍(8)의 리이드방향의 치수는 그 상부의 절단한쪽의 리이드(1b)의 폭보다 약간 넓은 정도로 좋다, 또, 본 발명에서는 이와 같은 관동구멍(8)에 의한리이드간의 접촉방지부분도 간극(3)에 포함되는 것으로써 설명을 하는 것으로 한다.
이상의 실시예에서는 모두 2개의 개별리이드프레임을 적층하는 경우를 예로 해서 설명을 했지만, 3개 이상의 개별리이드프레임을 적층하는 경우도 동일한 순서를 반복하던지 또는 동일한 형상으로 가공한 3개 이상의 리이드를 동시에 용접하는 것에 의해서 용접과 동시에 불필요한 부분을 절단할 수 있다.
다음에 간극(3), 잘라낸부분(4)와 레이저조사영역(5) 상흐의 위치관계에 대해서 제14도 및 제15도를 참조하면서 설명한다. 제14도 및 제15도는 접합전에 있어서의 개별리이드프레임의 적층상태를 도시한 평면도로써, 리이드프레임의 외부프레임측을 아래쪽에 표시하고 있다. 제14도에서는 잘라낸부분(4)가 리이드폭이 최소인 부분에 평행부(4s)를 갗는 형상으로 되어 있고, 제15도에서는 리이드폭이 연속적으로 변화하고 있다. 또, 도면중에서는 간극(3), 잘라낸부분(4), 레이저조사영역(5), 평행부(4s)의 각각의 리이드프레임의 외부프레임측 끝부 및 반대의 외부프레임측 끝부의 위치를 각각 o 및 i로 표시하고 있다.
레이저조사영역(5)의 바깥끝(5-o)는 간극(3)에서 외부프레임측의 부분의 접합을 방지하기 위해 간극(3)의 바깥끝(3-o)와 안쪽끝(3-i) 사이에 위치하고 있을 필요가 있다. 한편, 레이저조사영역의 안쪽끝(5-i)는 간극(3)에서 반대의 외부프레임측의 부분을 확실하게 접합하기 위해 간극의 안쪽끝(3-i)보다도 반대의 외부프레임측에 있어야만 한다. 또, 간극의 안쪽끝(3-i)는 그 폭전체에 걸쳐서 레이저조사영역(5)내에 포함하고 있어야만 한다.
레이저조사영역(5)의 폭은 절단한쪽의 리이드(1b)의 전단부의 폭보다도 넓을 필요가 있고, 이 부분에서절단하지 않는 쪽의 리이드(1a)의 폭이 넓은 경우는 용융금속의 떨어짐 및 레이저빔의 누설을 방지하기 위해 절단하지 않는 쪽의 리이드(1a)의 폭보다 작게해두는 것이 바람직하다.
절단한 쪽의 리이드(1b)에 잘라낸부(4)를 마련하는 경우는 리이드폭이 최소인 부분에서 절단을 하는 것이 바람직하다. 이 때문에 제14도와 같은 평행부(4s)를 갖는 잘라낸부(4)의 경우 레이저조사영역의 바깥끝(5-o)는 평행부의 바깥끝(4s-o)와 안쪽끝(4s-i)사이에 또는 그것보다 외부프레임측에 있는 것이 바람직하다. 또, 평행부(4s)가 없는 제15도와 같은 잘라낸부분(4)의 경우에는 레이저조사영역의 바깥끝(5-o)는 리이드폭이 최소인 부분(4a)보다도 외부프레임측에 있는 것이 바람직하다. 한편, 절단부에 인접한 리이드폭이 넓은 부분에서의 용융급속의 응집효과를 얻기 위해서는 레이저조사영역의 안쪽끝(5-i)는 적어도 제14도와 같은 평행부(4s)를 갗는 잘라낸부분(4)의 경우는 평행부의 안쪽끝(4s-i)보다도 반대의 외부프레임측, 평행부(4s)가 없는 제15도와 같은 잘라낸부분의 경우는 리이드 폭이 최소인 부분(4a)보다도 반대의 외부프레임측에 있을 필요가 있고, 가능하면 잘라낸부분의 안쪽끝(4-i) 보다도 반내의 외부프레임측인 것이 바람직하다. 마찬가지로 레이저조사영역의 바깥끝(5-o)에 대해서도 평행부(4s)의 범위내에 고정시키는 것보다는 제2도의 실시예와 같이 평행부의 외부프레임(4s-o)의 약간 바깥쪽까지 조사한 것이 의브프레임측으로의 응집효과를 높일 수 있다. 따라서, 잘라낸부분(4)의 평행부(4s)의 길이는 절단부의 양쪽으로의 응집을 효과적으토 얻을 수 있는 점에서 짧은 것이 좋고, 제15도와 같이 리이드폭이 연속적으로 변화하는 잘라낸부분의 형상의 것이 바람직하다.
상기와 같이 리이드폭이 최소인 부분에서 절단을 실행하기 위해서는 간극(3)과 잘라낸부분(4)의 위치관계에도 주의가 필요하다. 즉, 간극의 안쪽끝(3-i)의 위치는 제14도와 같은 평행부(4s)를 갖는 잘라낸부분(4)의 경우는 평행부의 바깥끝(4s-o)와 잘라낸부분의 안쪽끝(4-i) 사이에, 제15도와 같은 평행부가 없는 잘라낸부분(4)의 경우는 리이드폭이 최소인 부분(4a)와 잘라낸부분의 안쪽끝(4-i) 사이에 있는 것이 바람직하다. 한편, 용접부의 충분한 접합신뢰성을 얻기 위해서는 접합전에 레이지조사영역(5)내의 가능한한 넓은법의에서 리이드끼리가 접촉하고 있는 것이 바람직하다. 따라서, 제15도와 같은 평행부가 없는 잘라낸부본(4)의 경우 간극의 안쪽끝(3-i)의 위치는 리이드폭이 최소인부분(4a)의 반대의 외부프레임쪽으토 되도록 리이드폭이 최소인부분(4a)에 가까운 위치가 바람직하다.
간극의 바깥끝(3-o)의 위치는 제14도와 같은 평행부(4s)를 갖는 잘라낸부분(4)의 경우는 평행부의 바깥끝(4s-o), 제15도와 같은 평행부가 없는 잘라낸부분(4)의 경우는 리이드폭이 최소인 부분(4a) 보다도 외부프레임측에 있는 것이 바람직하고, 제1도의 실시예와 같이 간극의 바깥끝(3-o)가 잘라낸부분의 바깥끝(4-o)보다 외부프레임측에 있거나 제12도의 실시예와 같이 안쪽끝(4-i) 보다 외부프레임측의 전체가 간극(3)이라고 지장은 없다.
제16도는 이상 기술한 반도체장치용 리이드프레임의 제조방법을 이용한 수지봉지형 반도체장치의 예를 도시한 단면도이다. 2개의 반도체소자(9)는 그 회로형성면이 절연막(10)을 거쳐서 각각 여러개의 리이드(1a),(1b)에 접착되어 있고, 반도체소자(9)의 회로형성면상의 중심선에 따라서 배치된 전극과 리이드(1a),(1b)는 금속세선(11)에 의해서 전기접속되어 있다. 리이드(1a),(1b)중에는 각각 반도체소자(9)의 회로형성면상의 전극에 따라서 도면과 수직인 방향에 배치된 공용리이드(1a'),(1b')가 포함되어 있고, 이를 공용 리이드(1a'),(1b')는 반도체소자(9)의 각부에 전원전압 및 기준전압을 공급하는데 사용된다. 반도체소자(9) 끼리는 서로 그 회로형성면이 내향하도록 배치되고, 내향부의 바깥쪽에서 리이드(1b)가 리이드(1a)에 접합되어 있다. 또, 이들 각 부재는 리이드(1a)의 외부인출부를 제외하고 수지(12)로 봉해져 있다. 리이드(1a)의 외부인출부중에는 수지(12) 내부에서 2개의 반도체소자(9)에 공동으로 접속되어 있는 것외에 어느 한쪽에 반도체소자(9)에만 전기접속되어 있는 것도 포함되어 있다. 수지봉지형 반도체장치를 이와 같이 구성하는것에 의해서 예를들면 반도체소자(9)에 동일한 회로구성을 갖는 2개의 메모리소자를 사용한 경우 거의 반도체소자 1개분용의 외형치수내에 2배의 메모리용량을 집적시킬 수 있다.
제16도의 수치봉지형 반도체장치를 조립하는데에는 미리 2개의 반도체소자(9)에 대응한 2종류의 개별리이드프레임을 사용하여 한쪽의 개별리이드프레임에는 여러개의 리이드(1a), 다른쪽의 개별리이드프레임에는여러개의 리이드(1b)를 형성해둔다. 리이드(1a)를 형성하는 측의 개별리이드프레임(13a)의 수지봉지형 반도체장치 1개분에 해당하는 영역의 평면형상을 제17도에 도시한다. 리이드(1b)를 형성하는 측의 개별리이드프레임(13b)도 다음에 수지(12)의 안쪽으로 되어야할 형상은 접합부를 제외하고 제17도와 거의 동일하다. 각각의 개별리이드프레임(13a) 또는 개별리이드프레임(13b)에는 외부프레임(14a) 또는 (14b)가 마련되어 있고, 이것에 의해서 여러개의 리이드(1a),(1a') 또는 (1b),(1b')가 서로 연결되어 지지되고 있다. 리이드(1b)에는 두께가 얇은 부(2)가 마련되어 있고, 리이드(1a)와 적층할때 리이드사이에 간극(3)이 형성되도록 되어 있다.
조립시는 우선 각각의 개별리이드프레임(13a),(13b)에 절연막(10)을 거쳐서 반도체소자(9)를 접착하고,금속세선(11)에 의해서 전기접속을 실행한다. 다음에 반도체소자(9)를 부착한 상태의 2개의 개별리이드프레임(13a),(13b)를 각각의 외부프레임(14a),(14b)에 마련한 가이드구멍(16)에 의해서 위치결정하여 적층한다. 간극(3) 부분에서 그 안쪽의 리이드접촉부에 걸치서 리이드(1b) 측에서 레이저를 조사하는 것에 의해간극(3)보다 안쪽의 레이지조사부에서는 리이드(1a)와 (1b)가 용접되고, 이것과 동시에 리이드(1b)의 간극(3)보다 바깥쪽의 부분이 절단된다. 이와 같이 해서 조럽한 리이드프레임을 몰드급형내에 고정하고, 수지(12)로 봉한후 리이드(1a)에 연결한 외부프레임(14a)를 절단한다. 리이드(1a)의 수지 외부로 인출된 부분은 제16도에 도시한 J벤드형외에 갈윙형, 패드형 등의 표면내장형 리이드형상이나 핀삽입내장용의 리이드형상으로 구부림성형한다.
본 실시예에 의하면 소형의 수지봉지체내부에 치수적여유가 적은 여러개의 대형반도체소자를 정밀도 좋게 위치결정해서 탑재할 수 있고, 또 리이드의 접합과 불필요한 부분의 절단을 동시에 실행할 수 있기 때문에 조립생산성이 우수한 고집적의 반도체장치를 얻을 수 있다.
본 발명에 의하면, 여러개의 개별리이드프레임을 외부프레임에 의해 위치결정하고 리이드끼리사이의 간극을 포함하는 영역에서 용접과 동시에 불필요한 부분의 절단을 실시할 수 있으므로, 개별리이드프레임을 서로 정밀도 좋게 위치결정하여 적층해서 접합할 수 있음과 동시에 조립시의 생산성이 향상한다.

Claims (25)

  1. 여러개의 개별리이드프레임의 각각에 적어도 1개의 리이드를 형성하고, 각각의 개별리이드프레임을 적층해서 각각의 리이드를 서로 중첩시키고, 그 중첩시킨 리이드끼리를 용접하며, 또한 한쪽의 리이드를 절단해서 조립하는 반도체장치용 리이드프레임의 제조방법에 있어서, 상기 리이드끼리를 폭방향에 마련한 간극을 거쳐서 중첩시키고, 상기 간극을 포함하는 영역을 용접함과 동시에 용융에 의해 상기 한쪽의 리이드를 절단하는 것을 특징으로 하는 반도체장치용 리이드 프레임의 제조방법.
  2. 특허청구의 법위 제1항에 있어서, 서로 접합되는 리이드중 용융하여 절단되는 한쪽의 리이드는 그 절단되는 부분의 폭이 다른 부분보다 좁게 형성되어 있는 것을 특징으로 하는 반도체장치용 리이드프레임의 제조방법.
  3. 특허청구의 범위 제1항에 있어서, 서로 용접되는 리이드중 용융하여 절단되는 한쪽의 리이드는 그절단되는 부분의 폭이 용접부의 주요부보다 좁게 형성되어 있는 것을 특징으로 하는 반도체장치용 리이드프레임의 제조방법.
  4. 특허청구의 범위 제1항에 있어서, 간극은 적어도 어느 한쪽외 리이드에 마련한 두께가 얇은부에 의해 형성되어 있는 것을 특징으토 하는 반도체장치용 리이드프레임의 제조방법.
  5. 특허청구의 범위 제1항에 있어서, 간극은 적어도 어느 한쪽의 리이드에 구부림가공을 실시해서 형성되어 있는 것을 특징으로 하는 반도체장치용 리이드프레임의 제조방법.
  6. 특허청구의 범위 제1항에 있어서, 간극은 용융하여 절단되지 않는 다른쪽의 리이드에 마련한 두께가 얇은 부에 의해 형성되어 있는 것을 특징으로 하는 반도체장치용 리이드프레임의 제조방법.
  7. 특허청구의 범위 제1항에 있어서, 간극은 용융하여 절단되지 않는 다른쪽의 리이드의 폭방향의 중앙부에 마련한 두께가 얇은부에 의해 형성되어 있는 것을 특징으로 하는 반도체장치용 리이드프레임의 제조방법.
  8. 특허청구의 범위 제1항에 있어서, 간극은 용융하여 절단되지 않는 다른쪽의 리이드의 폭방향의 중앙부에 마련한 관동구멍에 의해 형성되어 있는 것을 특징으로 하는 반도체장치용 리이드프레임의 제조방법.
  9. 특허청구의 범위 제1항에 있어서, 용접은 레이저조사에 의해 실행되는 것을 특징으로 하는 반도체장치용 리이드프레임의 제조방법.
  10. 여러개의 개별리이드프레임의 각각에 적어도 1개의 리이드를 형성하고, 각각의 개별리이드프레임을 적층해서 각각의 리이드를 서로 중첩시키고, 그 중첩시킨 리이드끼리를 용접하며, 또한, 한쪽의 리이드를 절단해서 형성하는 반도체장치용 리이드프레임에 있어서, 상기 리이드끼리를 폭방향에 마련한 간극을 거치서 중첩시키고, 상기 간극을 포함하는 영역을 용접함과 동시에 용융에 의해 상기 한쪽의 리이드를 절단해서 형성하는 것을 특징으로 하는 반도체장치용 리이드프레임.
  11. 특허청구의 범위 제10항에 있어서, 서로 접합되는 리이드중 용융하여 절단되는 한쪽의 리이드는 그 절단되는 부분의 폭이 다른 부분보다 좁게 형성되어 있는 것을 특징으로 하는 반도체창치용 리이드프레임.
  12. 특허청구의 범위 제10항에 있어서, 서로 접합되는 리이드중 용융하여 절단되는 한쪽의 리이드는 그 절단되는 부분의 폭이 용접부의 주요부보다 좁게 형성되어 있는 것을 특징으로 하는 반도체장치용 리이드프레임.
  13. 특허청구의 범위 제10항에 있어서, 간극은 적어도 어느 한쪽의 리이드에 마련한 두께가 얇은부에 의해 힝성되어 있는 것을 특징으로 하는 반도체장치용 리이드프레임.
  14. 특허청구의 범위 제10항에 있어서, 간극은 적어도 어느 한쪽의 리이드에 구부림가공을 실시해서 형성되어 있는 것을 특징으로 하는 반도체장치용 리이드프레임.
  15. 특허청구의 범위 제10항에 있어서, 간극은 용융하여 절단되지 않는 다른쪽의 리이드에 마련한 두께가 얇은부에 의해 형성되어 있는 것을 특징으로 하는 반도체장치용 리이드프레임.
  16. 특허청구의 범위 제10항에 있어서, 간극은 용융하여 절단되지 않는 다른쪽의 리이드의 폭방향의 중앙부에 마련한 두께가 얇은부에 의해 형성되어 있는 것을 특징으로 하는 반도체장치용 리이드프레임.
  17. 특허청구의 범위 제10항에 있어서, 간극은 용융하여 절단되지 않는 다른쪽의 리이드의 폭방향의 중앙부에 마련한 관통구멍에 의해 형성되어 있는 것을 특징으로 하는 반도체장치용 리이드프레임.
  18. 적어도 1개의 반도체소자를 부착한 여러개의 개별리이드프레임을 적층하고, 각각의 개별리이드프레임의 리이드끼리를 서로 용접하고 각각의 개별리이드프레임의 수지외부인출부 이외의 부분을 상기 반도체소자와 함꼐 수지로 봉한 수지봉지형 반도체장치에 있어서, 상기 리이드거리를 폭방향에 마련한 간극을 거쳐서 중첩시키고, 상기 간극을 포함하는 영역을 용접함과 동시에 용융에 의해 상기 한쪽의 리이드를 절단해서 형성한 리이드프레임으로 이루어지는 것을 특징으로 하는 수지봉지힝 반도체장치.
  19. 특허청구의 범위 제18항에 있어서, 서로 접합되는 리이드중 용융하여 졀단되는 한쪽의 리이드는 그절단되는 부분의 폭이 다른 부분보다 좁게 형성되어 있는 것을 특징으로 하는 수지봉지형 반도체장치.
  20. 특허청구의 범위 제18항에 있어서, 서로 접합되는 리이드중 용융하여 절단되는 한쪽의 리이드는 그 절단되는 부분의 폭이 다른 부분보다 좁게 형성되어 있는 것을 특징으로 하는 수지봉지헝 반도체장치.
  21. 특허청구의 범위 제18항에 있어서, 간극은 적어도 어느 한쪽의 리이드에 마련한 두께가 얇은부에 의해 헝성되어 있는 것을 특징으로 하는 수지봉지형 반도체장치.
  22. 특허청구의 범위 제18항에 있어서, 간극은 적어도 어느 한쪽의 리이드에 구부림가공을 실시해서 형성되어 있는 것을 특징으로 하는 수지봉지형 반도체장치.
  23. 특허청구의 범위 제18항에 있어서, 간극은 용융하여 절단되지 않는 다른쪽의 리이드에 마련한 두께가 얇은부에 의해 형성되어 있는 것을 특징으로 하는 수지봉지형 반도체장치.
  24. 특허청구의 범위 제18항에 있어서, 간극은 용융하여 절단되지 않는 다른쪽의 리이드의 폭방향의 중앙부에 마련한 두께가 얇은부에 의해 형성되어 있는 것을 특징으로 하는 수지봉지형 반도체장치.
  25. 특허청구의 범위 제18항에 있어서, 간극은 용융하여 절단되지 않는 다른쪽의 리이드의 폭방향의 중앙부에 마련한 관통구멍에 의해 형성되어 있는 것을 특징으로 하는 수지봉지형 반도체장치.
KR1019930000455A 1992-01-17 1993-01-15 반도체장치용 리이드프레임의 제조방법과 반도체장치용 리이드프레임 및 수지봉지형 반도체장치 KR960006711B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP92-006522 1992-01-17
JP652292A JP2931936B2 (ja) 1992-01-17 1992-01-17 半導体装置用リードフレームの製造方法及び半導体装置用リードフレーム並びに樹脂封止型半導体装置

Publications (2)

Publication Number Publication Date
KR930017162A KR930017162A (ko) 1993-08-30
KR960006711B1 true KR960006711B1 (ko) 1996-05-22

Family

ID=11640716

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930000455A KR960006711B1 (ko) 1992-01-17 1993-01-15 반도체장치용 리이드프레임의 제조방법과 반도체장치용 리이드프레임 및 수지봉지형 반도체장치

Country Status (3)

Country Link
US (2) US5437915A (ko)
JP (1) JP2931936B2 (ko)
KR (1) KR960006711B1 (ko)

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3426804B2 (ja) * 1995-09-20 2003-07-14 三菱電機株式会社 半導体装置用リードフレームおよび半導体装置
US5939775A (en) * 1996-11-05 1999-08-17 Gcb Technologies, Llc Leadframe structure and process for packaging intergrated circuits
US5859387A (en) * 1996-11-29 1999-01-12 Allegro Microsystems, Inc. Semiconductor device leadframe die attach pad having a raised bond pad
US6201186B1 (en) * 1998-06-29 2001-03-13 Motorola, Inc. Electronic component assembly and method of making the same
US6303981B1 (en) 1999-09-01 2001-10-16 Micron Technology, Inc. Semiconductor package having stacked dice and leadframes and method of fabrication
US6700210B1 (en) 1999-12-06 2004-03-02 Micron Technology, Inc. Electronic assemblies containing bow resistant semiconductor packages
US6384487B1 (en) 1999-12-06 2002-05-07 Micron Technology, Inc. Bow resistant plastic semiconductor package and method of fabrication
US6229202B1 (en) 2000-01-10 2001-05-08 Micron Technology, Inc. Semiconductor package having downset leadframe for reducing package bow
JP3872001B2 (ja) * 2002-11-18 2007-01-24 シャープ株式会社 リードフレーム、それを用いた半導体装置の製造方法、それを用いた半導体装置、及び電子機器
US7388294B2 (en) * 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US7781873B2 (en) * 2003-04-28 2010-08-24 Kingston Technology Corporation Encapsulated leadframe semiconductor package for random access memory integrated circuits
US7202105B2 (en) * 2004-06-28 2007-04-10 Semiconductor Components Industries, L.L.C. Multi-chip semiconductor connector assembly method
KR20060021744A (ko) 2004-09-04 2006-03-08 삼성테크윈 주식회사 리드프레임 및 그 제조방법
CN101053079A (zh) 2004-11-03 2007-10-10 德塞拉股份有限公司 堆叠式封装的改进
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US7644363B2 (en) * 2006-04-10 2010-01-05 Autodesk, Inc. “For-each” label components in CAD drawings
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) * 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9530749B2 (en) 2015-04-28 2016-12-27 Invensas Corporation Coupling of side surface contacts to a circuit platform
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
EP3097876B1 (de) 2015-05-29 2021-03-17 Medaxis Ag Düsenelement zum aufstrahlen eines wasserstrahls
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10741466B2 (en) 2017-11-17 2020-08-11 Infineon Technologies Ag Formation of conductive connection tracks in package mold body using electroless plating
CN110010559A (zh) 2017-12-08 2019-07-12 英飞凌科技股份有限公司 具有空气腔体的半导体封装件
US11133281B2 (en) 2019-04-04 2021-09-28 Infineon Technologies Ag Chip to chip interconnect in encapsulant of molded semiconductor package
US10796981B1 (en) 2019-04-04 2020-10-06 Infineon Technologies Ag Chip to lead interconnect in encapsulant of molded semiconductor package
CN112018052A (zh) 2019-05-31 2020-12-01 英飞凌科技奥地利有限公司 具有可激光活化模制化合物的半导体封装
US11587800B2 (en) 2020-05-22 2023-02-21 Infineon Technologies Ag Semiconductor package with lead tip inspection feature
CN116532818B (zh) * 2023-06-05 2024-04-26 深圳市安和达塑胶制品有限公司 一种塑胶板材热切机

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2412943A1 (fr) * 1977-12-20 1979-07-20 Thomson Csf Procede de realisation de connexions d'un dispositif semi-conducteur sur embase, appareil pour la mise en oeuvre du procede, et dispositif semi-conducteur obtenu par ce procede
US4445271A (en) * 1981-08-14 1984-05-01 Amp Incorporated Ceramic chip carrier with removable lead frame support and preforated ground pad
JPS58209119A (ja) * 1982-05-31 1983-12-06 Nec Corp 半導体装置の製造方法
US5049527A (en) * 1985-06-25 1991-09-17 Hewlett-Packard Company Optical isolator
JPH0770663B2 (ja) * 1985-10-29 1995-07-31 大日本印刷株式会社 多面付けエツチング製品
KR960006710B1 (ko) * 1987-02-25 1996-05-22 가부시기가이샤 히다찌세이사꾸쇼 면실장형 반도체집적회로장치 및 그 제조방법과 그 실장방법
JPH0245967A (ja) * 1988-08-08 1990-02-15 Hitachi Cable Ltd 半導体装置用リードフレームの製造方法
US4987473A (en) * 1989-08-03 1991-01-22 Vlsi Technology, Inc. Leadframe system with multi-tier leads
US5147815A (en) * 1990-05-14 1992-09-15 Motorola, Inc. Method for fabricating a multichip semiconductor device having two interdigitated leadframes

Also Published As

Publication number Publication date
JPH05190720A (ja) 1993-07-30
KR930017162A (ko) 1993-08-30
US5571428A (en) 1996-11-05
JP2931936B2 (ja) 1999-08-09
US5437915A (en) 1995-08-01

Similar Documents

Publication Publication Date Title
KR960006711B1 (ko) 반도체장치용 리이드프레임의 제조방법과 반도체장치용 리이드프레임 및 수지봉지형 반도체장치
US10442035B2 (en) Laser welding method
EP0354696B1 (en) Semiconductor device assembly comprising a lead frame structure
US8368502B2 (en) Surface-mount current fuse
US6616713B2 (en) Method for fabricating chip type solid electrolytic capacitor and apparatus for performing the same method
US7800206B2 (en) Semiconductor device
KR102452097B1 (ko) 리드 프레임 및 반도체 장치
JP4722757B2 (ja) 半導体装置の製造方法
JP2009016583A (ja) 半導体装置およびその製造方法
JPH11176308A (ja) ヒューズエレメントの製造方法及びそのヒューズエレ メント
KR20140115952A (ko) 버스 바, 전자 부품 및 전자 부품의 제조 방법
JP2006120970A (ja) 半導体モジュールとその製造方法
WO2015107879A1 (ja) 半導体装置及びその製造方法
WO2020045263A1 (ja) 接合構造体、半導体装置および接合方法
JP4881256B2 (ja) パワー半導体モジュール
JP4765918B2 (ja) 半導体装置の製造方法
JP2022103052A (ja) 半導体モジュール、半導体装置および半導体装置の製造方法
JPH08148623A (ja) 半導体装置
JPH04503283A (ja) 半導体チップを含むインダクタンスの小さいカプセル封じパッケージ
JP2002025639A (ja) レーザ溶接接合構造
JPH1065084A (ja) リードフレーム
JP2006179740A (ja) パッケージの封止方法
JP2024007794A (ja) 半導体装置
CN116137253A (zh) 半导体封装用管座
JP2803334B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020429

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee