KR960001190B1 - 수광장치 - Google Patents

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스미도모덴기고오교오 가부시기가이샤
쿠라우찌 노리타카
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Abstract

내용 없음.

Description

수광장치
제1도(a)는 종래의 수광장치에 사용되는 수광소자의 구조를 도시한 평면도.
제1도(b)는 제1도(a)의 수광소자의 X-X` 단면도.
제2도는 종래의 수광소자의 광펄스특성을 도시한 그래프.
제3도는 종래의 수광장치의 구조를 도시한 단면도.
제4도(a)는 본 발명의 제1실시예에 의한 수광장치에 사용되는 수광소자의 평면도.
제4도(b)는 제4도(a)의 수광소자의 X-X` 단면도.
제5도는 본 발명의 제2실시예에 의한 수광장치의 단면도.
제6도(a)는 본 발명의 제2실시예에 의한 수광장치에 사용되는 수광소자의 평면도.
제6도(b)는 제6도(a)의 수광소자의 X-X`단면도.
제7도(a)는 본 발명의 제3실시예에 의한 수광장치에 사용되는 수광소자의 구조를 설명하기 위한 평면도.
제7도(b)는 제7도(a)의 수광소자의 X-X` 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : InP 기판 22 : n형 반도체결정층
22a : 논도프 InP버퍼층 22b : 논도프 InGaAs 수광층
22c : 논도프 InP 창층 23 : P형 제1영역
24 : 제2영역 25 : P-전극
26 : 반사방지막 27 : 소자보호막(패시베이션막)
28,48 : n-전극 30 : 수광영역
31 : 금속막 50 : 수광소자
52 : 구성부재 53 : 캡
54 : 투광성평판(창) 55 : 광파이버
본 발명은 반도체레이저용의 광출력모니터장치, 광통신시스템용의 수신장치 등에 사용되는 수광장치에 관한 것이다.
제1도(a)는 종래의 수광소자의 구조의 평면도 즉 상부면도, 제1도(b)는 제1도(a)의 X-X`단면도이다. 동 도면에 도시한 바와 같이, 종래의 수광소자는 이면에 제1전극(8)이 형성되어 있는 제1도전형의 반도체기판(1)과, 광흡수층을 포함하고 있는 제1도전형의 반도체결정층(2)과, 상기 제1도전형의 반도체결정층(2)안에 불순물의 선택적으로 확산에 의해 형성된 제2도전형의 제1영역(3)을 구비하고 있다. 이와 같이해서 PIN 포토다이오드구조가 형성된다. 이 PIN포토다이오드구조는, 반도체기판(1)에 의해 형성되는 n층(또는 P층), 제1영역(3)에 의해 형성되는 P층(또는 n층) 및 pn접합부에 의해 형성되는 수광영역(10)(공핍층 또는 i층)을 포함하고 있다.
또, 반도체결정층(2)속의 제1영역(3)상에는 제2전극(5)이 설치되어 있고, 이 전극(5)안쪽의 제1영역(3)의 상부는 반사방지막(6)으로 피복되어 있고, 전극(5) 바깥쪽의 반도체결정층(2)의 상부는 소자보호막(7)으로 피복되어 있다.
상기 구조를 지닌 반도체수광소자에 있어서, 역바이어스를 인가하면, 공핍층에 전계가 발생되고, 수광영역(10)에 입사된 광에 의해 발생된 전자 및 정공이 각각 제2도전형의 제1영역(3)에 대해 분리되어, 가속된다. 이 때문에, 광전류를 외부로 인출할 수 있고, 또 광신호를 검출할 수 있다.
제1도(a) 및 제1도(b)의 상기 구조에서, 수광영역(10)에 광이 입사된 경우, 궁핍층에 광캐리어가 발생되어, 양호한 응답특성을 얻을 수 있다. 그러나, 수광영역(10) 바깥쪽으로 광이 입사된 경우에는 농도차(기울기)에 의해, 발생된 캐리어가 확산되어 공핍층에 도달하여 광전류를 인출한다. 이 확산에 의한 캐리어의 이동은 느리므로, 캐리어가 수광영역(10)에 도달하면, 제2도에 도시한 바와 같이 역으로 광펄스응답파형의 최종전이부위 즉 하강에지에서 파형꼬리가 발생한다.
이러한 수광소자를 광통신 등용의 수광장치에 이용한 경우, 응답특성에 악영향을 주지 않도록 하기 위하여, 제3도에 도시한 바와 같이 패키지의 캡(13)의 광입사부분에 비구면렌즈, 셀폭스(SELFOC)렌즈 등의 렌즈(11)를 설치한다. 이러한 구성에 의해, 광파이버 등으로부터 방출된 신호광이 모두 수광영역(3)에 입사되도록 집광될 수 있다.
그러나, 이 집광 때문에, 수광영역(3)에 입사하는 신호광의 단위면적당의 입사광강도가 증가되고, 그에 따라서 공핍층(10)속에 발생되는 캐리어도 많아진다. 그 결과 공핍층(10) 속의 캐리어농도의 증가에 의해 발생하는 공간전하효과 때문에, 공핍층(10)속의 전계 강도가 감소되고, 공핍층(10)속의 캐리어의 드리프트속도가 느려져, 광펄스응답파형의 하강에지에 파형꼬리가 발생된다. 이 때문에, 수광소자에 입사될 광량을 제한해야만 하여, 반도체수광장치에의 최대입사광량을 증가시킬 수 없다고 하는 문제가 있었다.
특히, 이 효과는 역바이어스전압이 낮은 경우에 보다 현저하여, 반도체수광장치의 낮은 바이어스전압에서의 동작을 곤란하게 한다.
또, 레이저다이오드의 광출력을 일정하게 제어하기 위하여, 레이저다이오드의 후단부면으로부터 출사하는 광을 수광소자로 받아서 레이저다이오드의 구동전류 귀환제어하는 방법이 채택된다. 그러나, 레이저다이오드의 광출력은 매우 강하기 때문에, 광이 집중해서 수광영역(3)에 입사하는 경우에는 공간전하효과가 발생하고, 상기한 바와 가이 캐리어의 드리프트속도가 느려지기 때문에 응답파형의 하강에지에 파형꼬리를 발생해 버리게 되어 레이저다이오드의 귀환제어에 악영향을 준다.
본 발명의 목적은 상기 언급한 문제를 해결할 수 있는 반도체 수광장치를 제공하는데 있다.
이를 위해서, 본 발명은 광입사부분에 창이 배치되어 있는 패키지와, 그 패키지내에 설치되어 있는 수광소자를 지닌 수광장치에 있어서, 상기 수광소자는, 제1도전형의 반도체층에 매립되어 있는 제2도전형의 반도체로 이루어진 제1영역과, 상기 제1영역과 소정간격으로 떨어져서 그 제1영역을 둘러싸도록 매립되어 있는 제2도전형의 반도체로 이루어진 제2영역과, 상기 제1도전형의 반도체층의 상부표면의 적어도 일부와 제2영역의 상부표면의 적어도 일부상에 설치된 도전체층으로 구성된 것으로 특징으로 한다.
상기 수광장치에 의하면, 패키지에 설치된 장은 간단한 통공이며, 이 패키지에는 어떠한 렌즈도 사용하고 있지 않으므로, 신호광은 수광소자의 수광영역에 집광되지 않고, 그 수광영역의 바깥쪽으로 입사된다. 이 때문에, 수광영역에 입사하는 신호광의 광강도가 감소하므로, 공간전하효과에 의한 응답특성의 열화를 방지할 수 있다. 또한, 큰 강도를 지닌 신호광의 광량을 제한하는 일 없이 그 신호광을 수광장치에 입사시킬 수 있다.
또, 상기 광입사부분에 투광성평판을 사용해도 마찬가지 효과를 얻을 수 있다.
상기 수광소자에 의하면, 입사광이 제1도전형의 반도체층과 제1영역사이에 형성된 pn접합부인 수광영역의 바깥쪽으로 누설되어 역으로 캐리어를 발생한 경우, 그 캐리어는 제2영역에 의해 흡수되어, 확산된 캐리어의 수광영역으로의 흘러들어감을 방지할 수 있다. 따라서, 필요한 광전류만이 외부회로로 유출될 수 있어, 해당 수광장치의 응답 특성의 열화를 방지할 수 있다.
또, 상기 제1도전형의 반도체층과 제2영역은 그를 상부면에 걸쳐 형성된 금속의 도전체층 또는 반도체등에 의해 단락되어, 제2영역에 의해 흡수된 캐리어를 재결합하거나 소멸시킬 수 있으며, 제2영역에 캐리어가 축적되지 않는다. 또, 매우 높은 강도의 광펄스가 입사되더라도, 광펄스의 응답파형의 하강에지에 의해 파형꼬리가 발생하지 않는다. 따라서, 수광소자의 전기 광학특성을 향상시킬 수 있다.
본 발명은 단지 예시용으로만 부여되어 본 발명을 한정하는 것으로 간주되지 않는 첨부도면과 이하의 상세한 설명으로부터 더욱 완전히 이해될 것이다.
또, 본 발명의 적용범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나, 상기 상세한 설명으로부터 당업자에 의해 본 발명의 정신과 범위내에서 각종 수정과 변형이 가능함은 명백하므로, 본 발명의 바람직한 실시예를 표시하는 상세한 설명 및 특정에는 단지 예시용으로 부여되는 것을 알 수 있다.
이하, 본 발명의 바람직한 실시예에 대해 첨부도면을 참조하면 상세히 설명한다.
우선, 본 발명의 제1실시예를 제4도(a), 제4도(b) 및 제5도를 참조하여 설명한다.
제4도(a)는 본 제1실시예에 의한 수광장치의 평면도, 제4도(b)는 제4도(a)의 X-X' 단면도이다. 이면에 n-전극(28)이 형성되어 있는 n+InP(인화인듐) 반도체기판 (21)상에, 논도프(non-doped)InP 버퍼층(22a)(캐리어농도 : n=2×1015cm-3, 두께 2㎛), 논도프 InGaAs(인듐-갈륨-비소화물) 수광층(22b)(n=3×1015cm-3, 두께3.5㎛) 및 암전류를 저감시키기 위한 논도프 InP 장층(22c)(n=1×1013cm-3, 두께 : 2㎛)이 적층되어 있다. 이들 수광층(22b) 및 장층(22c)에는, P형 제1영역(23) 및 p형 제2영역 (24)이 Zn의 선택적확산에 의해 형성되어 있다. 제1영역(23)의 직경은 200㎛이며, 제2영역(24)(전화포획영역)의 폭은 40㎛이다. 또 제1영역(23)과 이 제1영역(23) 주위의 제2영역(24)간의 n형 영역의 폭은 10㎛이다. 또한 제1영역(23)상에는 P-전극(25)이 형성되어 있고, 그 전극(25)안쪽의 제1영역(23)의 부분상에는 반사저감용막 또는 반사방지막(26)이 형성되고, 그 전극(25) 바깥쪽의 제1영역(23) 및 제2영역(24)을 포함하는 창층(22c)의 부분상에는 소자보호막 또는 페시베이션막 (27)이 형성되어 있다.
이 구조에 의하면, 수광영역(30)에 입사된 광에 의해 발생된 전자 및 정공은 각각 반도체기판(21) 및 제1영역(23)쪽으로 분리되어, 가속된다. 이 때문에, 광전류를 외부로 인출할 수 있고, 광신호를 검출하 수 있다. 또 수광영역(30)이외의 다른 부분으로 광이 입사된 경우, 발생된 불필요한 캐리어는 반도체결정층(22a), (22b),(22c)에 매립도어 있는 제2영역에 형설된 내장포텐셜에 의해 포획되어, 수광영역(30)으로 들어가는 것이 바람직하다. 그 결과, 광신호를 검출하는데 필요한 광전류를 인출할 수 있다.
그러나, 제2영역(24)에 의해 흡수되어 포획된 캐리어의 일부는 반도체결정층내에서 재결합되어 소멸되나, 그 나머지 부분은 제2영역(24)에 축적된다. 특히, 높은 강도의 광펄스가 입력된 경우, 재결합에 의해 소멸된 캐리어의 비율이 낮아, 남아있는 대부분의 캐리어가 제2영역(24)에 축적된다. 그 결과, 제2영역에 형성된 내장포텐셜이 약해져, 제2영역에 의해 포획된 캐리어의 비율이 저하된다. 또, 이동속도가 낮은 확산된 캐리어가 수광영역(30)안으로 흘러들어가, 광펄스의 응답파형의 하강에지에 파형 꼬리를 발생시켜, 수광소자의 전기·광학특성에 악영향을 미친다.
전술한 악영향은 특히, 제2영역(24)이 제2영역(24)의 단부표면에서 노출된 경우에 보다 현저하다. 이 경우, 캐리어의 재결합·소멸은 발생하기 어려우므로, 캐리어는 제2영역(24)에 축적된다. 이 상태에서, 상기 설명한 바와 같이, 전기·광학특성에 악영향을 미친다. 또, 제2영역(24)이 소자의 만부표면에서 노출된 경우, 캐리어는 그 단부표면에서 누설되어 재결합되는 경향이 있다. 따라서, 대부분의 캐리어가 제2영역(24)에 축적되지 않으므로, 제2영역(24)내의 내장포텐셜이 저하되는 경향은 없다. 그 결과, 제2영역(24)에 의해 포획된 캐리어의 비율이 낮아지지 않아, 전기·광학특성에 악영향을 미치지 않는다. 그러나, 본 실시예에 의한 수광장치를 각종 광학 장치에 응용 할 경우에는, 강도가 높은 광이 입력될 경우에도 제2영역(24)에 캐리어가 축적되지 않은 상태를 유지하도록 발생된 캐리어를 보다 신속하게 소멸시킬 필요가 있다.
여기에서, 상기 영향을 제거하기 위하여, 전술한 구조외에, 제4도(a) 및 제4도(b)에 도시한 바와 같이, 반도체결정층(22a), (22b), (22c)상에, P형 제2영역 (24) 및 이 제2영역(24) 바깥쪽의 n형 영역의 양쪽과 접하도록 금속막(31)이 형성되어 있다. 이 금속막(31)은 Au/Zn/Au의 합금화에 의해 이루어지고, 제2영역(24) 및 제2영역(24) 바깥쪽의 n형영역의 양쪽과 폭 10㎛에 결쳐 접촉되어 있다. 상기 금속층(31)의 면적은 20㎛×40㎛이다.
바람직하게는, 수광층(22b)의 두께는 입사광의 흡수율을 양호하게 하기 위하여 2∼7㎛이나, 반드시 이범위로 제한할 필요는 없다. 또, P형 제1영역(23)과 P형 제2영역 사이의 n형영역의 폭은 2∼40㎛가 바람직하나, 반드시 이 범위로 제한할 필요는 없다. 또한, n형영역의 및 P형 제2영역(24)과 접하는 금속막(31)의 모양과 폭도 반드시 상기 범위로 제한할 필요는 없다.
이상의 구성에 의하면, 수광영역(30) 이외의 영역으로 광이 입사된 경우, 발생된 캐리어중 불필요한 것은 전하포획영역인 제2영역(24)에 의해 포획되므로, 광펄스의 하강에지에 파형 꼬리가 발생하는 일은 없고, 광신호의 검출에 필요한 광전류만이 유출될 수 있다. 또, 포획된 캐리어는 제2영역(24)과 장층(22C)을 단락시키는 금속막(31)에 의해 재결합·소멸되어 제2영역(24)에 축적되지 않는다. 따라서, 제2영역(24)에 의해 포획된 캐리어의 비율이 저하되지 않고, 또 전기특성 및 광학특성에 악영향을 미치지 않는다. 이러한 구성에 의하면, 축적된 캐리어를 인출하기 위하여 여분의 전극을 설치하여 그 전극과 전극(28)을 접속할 필요가 없어, 장치를 간단한 구성으로 할 수 있다.
또, 영역(23)등의 직경은 본 실시에로 제한되는 것은 아니다.
제5도는 상기 수광소자를 사용하는 수광장치를 도시한 것이다. 이 수광장치에 있어서는, 제4도(a) 및 제4도(b)에 도시한 수광소자가, 패키지의 캡(53)에 의해 피복되어 있는 구성부재(52)상에 실장되어 있고, 그 수광소자(50)의 수광영역(23)에 광이 입사될 수 있도록 소정위치에 투과성의 평판(54)으로 이루어진 창이 설치되어 있다.
이 수광장치에서는 렌즈를 사용하고 있지 않으므로, 광파이버(55)로부터 출사된 신호광을 수광영역(23)에 집광하지 않고, 발산상태로 수광영역(3)의 바깥쪽에도 광이 입사된다. 이 구조에 의하면, 발생한 불필요한 캐리어가 제2영역(24)에서 포획되어 소멸된다. 따라서, 신호광을 수광영역(23)상에만 입사시키기 위하여 신호광을 집광할 필요가 없고, 이 때문에 수광장치에 입사되는 광량을 제한할 필요로 없게 된다.
이하, 본 발명의 제2실시예에 의한 수광장치에 대해 설명한다. 이 제2실시예에 있어서 패키지상에 수광소자를 실장하는 것은 제1실시예와 마찬가지이므로, 여기에서는 설명하지 않기로 한다. 단, 수광소자의 구조와 기능에 대해 제6도(a) 및 제6도(b)를 참조하여 설명한다. 제6도(a)는 본 제2실시예에 의한 수광소자의 평면도, 제6도(b)는 제6도(a)의 선 X-X`단면도이다. Fe 도프 InP 기판(21)(비저항 : P=1MΩ·cm)상에, 논도프 InP 버퍼층(22a)(n=1×1015cm-3, 두께 : 4㎛) 및 논도프 InP 창충(22c)(n=1×1015cm-3, 두께 : 3㎛)이 적층되어 있다. 이들 수광층(22b) 및 창층(22c)에는, P형의 제1영역(23) 및 P형의 제2영역(24)이 앰플 또는 봉관법 (sealed tube method)에 의한 Zn의 선택적 확산에 의해 형성되어 있다. 제1영역(23)의 직경은 300㎛이다. 이 영역(23) 때문에, 수광영역(30)으로서의 pn접합부를 포함하는 구조를 형성할 수 있다. 제1영역(23)과 제2영역(24)사이의 n형 영역의 폭은 20㎛이다. 상기 제1영역(23)상에는 P-전극(25)이 설치되어 있고, 그 전극(25)안쪽의 제1영역(23)의 부분상에는 반사방지막(26)이 형성되고, 그 전극(25)바깥쪽의 제1영역(23) 및 장층(22c)안의 제2영역(24)의 부분상에는 수광소자용의 n-전극(48)이 설치되어 있고, 이 n-전국(48)의 내부직경은 330㎛이며, 제2영역(24)에 5㎛ 정도 걸쳐 있다.
이상의 구조에 의하면, P형 제2영역(24) 및 n형 장층(22c)의 양쪽에 접해서 형성된 상기 전극(48)은, 광전류를 인출하기 위한, n-전극(28)(제4도(b))으로서 뿐만 아니라, 제2영역(전하포획영역)(24)에 의해 포획된 캐리어를 재결합하기 위한 금속막(31)(제4도(a) 및 제4도(b))으로서 역할할 수 있다. 본 제2실시예에는 간단한 구조이지만, 제1실시예와 마찬가지의 유리한 효과를 발휘할 수 있다.
이하, 본 발명의 제3실시예에 의한 수광장치에 대해 설명한다. 이 제3실시예에 있어서의 패키지상에 수광소자를 실장하는 것은 제1실시예와 마찬가지이므로, 여기서는 설명하지 않기로 한다. 이하, 수광소자의 구조와 기능에 대해 제7도(a) 및 제7도(b)를 참조하여 설명한다. 제7도(a)는 본 발명의 제3실시예에 의한 수공소자의 평면도, 제7도(b)는 그의 X-X`단면도이다. 동도에 도시한 바와 같이, 이면에 n-전극(28)이 형성되어 있는 n형(제1도전형)의 반도체기판(21)의 표면상에, n형 반도체결정층(22)이 형성되어 있다. 반도체결정층(22)에는, 앰플법에 의한 불순물확산에 의해서 P형(제2도전형)의 제1영역(23)이 형성되어 있다. 이 제1영역(23)의 직경은 300㎛이다. 또 이 제1영역(23)은 수광영역(30)인 pn 접합부를 형성한다. 또한, 이 제1영역(23)은 불순물확산에 의해서 형성된 전하포획영역으로서의 P형의 제2영역(24)으로 둘러싸여 있으며, 이 제2여역(24)과 제1영역(23)과의 간격은 20㎛이다. 제1영역(23)상에는 P형(제2도전형)의 전극(25)이 형성되어 있다. 또, 이 전극(25)안쪽의 제1영역(23)의 부분상에는 반사방지막(26)이 형성되어 있고, 상기 전극(25) 바깥쪽의 제1영역(23)의 부분 및 제2영역(24)을 포함하는 반초데결정층(22)상에는 소자보호막(27)이 형성되어 있다. 상기 반도체결정층(22) 및 제2영역(24)의 (n=1×1015cm-3, 두께 : 1μm), 논도프 InGaAs 수광층 (22b)양쪽과 접해서 금속막 (31)이 설치되어 있다. 본 실시예에서는, 금속막(31)은, 제2영역(24)에 이해 포획된 캐리어를 재결합·소멸시킬 수 있도록 반도체결정층(22) 및 제2영역(24)에 각각 5㎛ 폭에 결쳐 접속하고 있다. 이 금속막(31)의 면적은 10㎛×50㎛이다.
제1실시예에서 의한 구조뿐만 아니라 본 실시예에 의한 구조에 의하면, 불필요한 캐리어는 제2영역에 집결되어 금속막(31)에 의해 재결합·소멸된다. 따라서, 확산된 캐리어는 응답속도 등의 소자의 전기특성 및 광학특성에 결코 악영향을 미치지 않는다. 그러나, 본 실시예에서는 반사율이 높은 금속막(31)이 제1영역(23)근방에 위치하므로 제1실시예에 비해서 광이 주변으로 누설되는 경향이 있다고 하는 단점이 있다.
이상 설명한 반도체재료 및 그들의 치수는 단지 예에 불과하므로, 용도, 사용되는 파장등에 따라 변경시킬 수 있다. 예를 들면, 반도체재료로서는, GaAs, InGaAsP, AlGaAs, CdTe, HgCdTe, InSb등의 화합물반도체나 Si, Ge등이어도 된다. 광흡수층으로서 AlGaAs를 사용할 경우에는, 창층으로서는 예를 들면 GaAs등을 사용해도 된다. 불순물들로서는, Be, Cd등을 사용해도 된다. 또, 불순물을 이온주입방법등에 의해 첨가해도 된다. 제2영역과 반도체결정층은 반드시 금속막으로 단락시킬 필요는 없고, 반도체층으로 단락시켜도 된다. 또, 금속막은, 예를 들면 반도체 결정층상에 AuGeNi 합금의 진공증착이나, Au/Ge/Ni를 퇴적시켜 합금화하는 방법으로 형성해도 된다. 또한 금속막은 TiAu로 형성해도 된다. 또, 반도체층은 예를 들면 비정질 실리콘으로 형성해도 된다.
이상 설명한 본 발명으로부터, 본 발명을 각종 방식으로 변형시킬 수 있음은 명백하다. 이와 같은 변형은, 본 발명의 정신과 범위로부터 벗어나는 것으로 간주되지 않으며, 당업자에게 명백한 바와 같은 이러한 모든 변형을 다음의 특허청구의 범위내에 포함시키고자 한다.

Claims (28)

  1. 광업사부분에 창이 배치되어 있는 패키지 및 그 패키지내에 설치되어 있는 수광소자를 지닌 수광장치에 있어서, 상기 수광소자는, 제1도전형의 반도체층에 매립되어 있는 제2도전형의 반도체로 이루어진 제1영역과, 상기 제1영역과 소정간격으로 떨어져서 그 제1영역을 둘러싸도록 매립되어 있는 제2도전형의 반도체로 이루어진 제2영역과, 상기 제1도전형의 반도체층의 상부표면의 적어도 일부와 제2영역의 상부표면의 적어도 일부상에 설치된 도전체층으로 구성된 것을 특징으로 하는 수광장치.
  2. 제1항에 있어서, 상기 창은 투광성의 평판으로 이루어진 것을 특징으로 하는 수광장치.
  3. 제1항에 있어서, 상기 도전체층은 금속막인 것을 특징으로 하는 수광장치.
  4. 제1항에 있어서, 상기 도전체층은 도전형 반도체층인 것을 특징으로 하는 수광소자,
  5. 제1항에 있어서, 상기 제2영역은 환형상이고, 상기 도전체층은 제2영역과 제2영역바깥쪽의 제1도전형의 반도체층사이의 경계면을 포함하는 표면영역상에 설치되어 있는 것을 특징으로 하는 수광장치.
  6. 제1항에 있어서, 상기 도전체층은 제2영역과 제1영역과 제2영역사이의 제1도전형 반도체층 사이의 경계면을 포함하는 표면영역상에 설치되어 있는 것을 특징으로 하는 수광장치.
  7. 제1항에 있어서, 상기 제1영역의 상부표면에는 제1출력전극이 접속되어 있고, 제1도전형의 반도체층의 이면에 설치되어 있는 기판의 이면에는 제2출력전극이 접속되어 있는 것을 특징으로 하는 수광장치.
  8. 제5항에 있어서, 상기 제1영역의 상부표면에는 제1출력전극이 접속되어 있고, 상기 도 전체층에 의해 제2출력전극이 제공되는 것을 특징으로 하는 수광장치.
  9. 제1항에 있어서, 상기 제1도전형의 반도체층은, 기판상에 형성된 버퍼층과, 이 버퍼층상에 형성된 광흡수층과, 이 광흡수층상에 형성된 창층으로 구성되고, 상기 제2영역은 상기 창층으로부터 광흡수층까지 뻗어 있는 것을 특징으로 하는 수광장치.
  10. 제1항에 있어서, 상기 도전체층은 상기 제1도전형의 반도체층의 표면과 제2영역의 표면사이에 경계면을 부분적으로 피복하고 있는 것을 특징으로 하는 수광장치.
  11. 제3항에 있어서, 상기 금속막은 AuZn 합금으로 이루어진 것을 특징으로 하는 수광장치.
  12. 제3항에 있어서, 상기 금속막은 AuGeNi 합금으로 이루어진 것을 특징으로 하는 수광장치.
  13. 제4항에 있어서, 상기 도전형 반도체층은 비정질 Si로 이루어진 것을 특징으로 하는 수광장치.
  14. 제1항에 있어서, 상기 제1도전형 반도체층은 InGaAs로 이루어진 것을 특징으로 하는 수광장치.
  15. 제1항에 있어서, 상기 제1도전형 반도체층은 GaAs로 이루어진 것을 특징으로 하는 수광장치.
  16. 제1항에 있어서, 상기 제1도전형 반도체층은 InGaAsP로 이루어진 것을 특징으로 하는 수광장치.
  17. 제1항에 있어서, 상기 제1도전형 반도체층은 AlGaAs로 이루어진 것을 특징으로 하는 수광장치.
  18. 제1항에 있어서, 상기 제1도전형 반도체층은 CdTe로 이루어진 것을 특징으로 하는 수광장치.
  19. 제1항에 있어서, 상기 제1도전형 반도체층은 HgCdTe로 이루어진 것을 특징으로 하는 수광장치.
  20. 제1항에 있어서, 상기 제1도전형 반도체층은 InSb로 이루어진 것을 특징으로 하는 수광장치.
  21. 제1항에 있어서, 상기 제1도전형 반도체층은 Si로 이루어진 것을 특징으로 하는 수광장치.
  22. 제1항에 있어서, 상기 제1도전형 반도체층은 Ge로 이루어진 것을 특징으로 하는 수광장치.
  23. 제1항에 있어서, 상기 제1 및 제2영역은 Zn확산에 의해 형성된 것을 특징으로 하는 수광장치.
  24. 제1항에 있어서, 상기 제1 및 제2영역은 Be확산에 의해 형성된 것을 특징으로 하는 수광장치.
  25. 제1항에 있어서, 상기 제1 및 제2영역은 Cd확산에 의해 형성된 것을 특징으로 하는 수광장치.
  26. 제6항에 있어서, 상기 제1영역의 상부표면에는 제1출력전극이 접속되어 있고, 도전체층에 의해, 제2출력전극이 제공되는 것을 특징으로 하는 수광장치.
  27. 제3항에 있어서, 상기 금속은 TiAu로 이루어진 것을 특징으로 하는 수광장치.
  28. 제1항에 있어서, 상기 제1도전형 반도체층은 InP로 이루어진 것을 특징으로 하는 수광장치.
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