KR960000617B1

KR960000617B1 - 불휘발성 반도체 기억장치, 그의 제조방법 및 시험방법

Info

Publication number: KR960000617B1
Application number: KR1019930005551A
Authority: KR
Inventors: 겐지 노구지
Original assignee: 미쓰비시 뎅끼 가부시끼가이샤; 기다오까 다까시
Priority date: 1992-04-02
Filing date: 1993-04-01
Publication date: 1996-01-10
Also published as: DE4302223A1; KR930022376A; DE4302223C2; US5343434A; JPH05283708A

Abstract

내용 없음.

Description

불휘발성 반도체 기억장치, 그의 제조방법 및 시험방법

제1도는 본 발명의 1실시예에 의한 불휘발성 반도체 기억장치의 전체구성을 표시하는 도면.

제2도는 메모리장치가 최종산물로서 완성될때까지 본 발명의 불휘발성 반도체 기억장치의 제품의 프로를 표시하는 프로챠트.

제3도는 본 발명에서 과잉소거상태의 메모리셀을 전기적으로 중성인 소거상태로 복귀하는 방법의 설명을 표시하는 도면.

제4도는 제1도에 표시하는 프레쉬/OTP식별 메모리회로(1)에 포함되는 UPROM셀의 구조를 개략적으로 표시하는 도면.

제5도는 제1도에 표시하는 프레쉬/OTP식별 메모리회로와 메모리 판독회로의 구체적 구성예를 표시하는 도면.

제6도는 제1도에 표시하는 프레쉬/OTP Vpp 스위칭회로의 구체적 구성을 표시하는 도면.

제7도는 제1도에 표시하는 데이터래치의 구성을 개략적으로 표시하는 도면.

제8도는 제1도에 표시하는 어드레스래치의 구체적 구성을 표시하는 도면.

제9도는 프로팅 게이트 트랜지스터로 구성되는 프레쉬 메모리셀의 구성을 개략적으로 표시하는 도면.

제10도는 제9도에 표시하는 프레쉬 메모리셀의 전기적 등가회로를 표시하는 도면.

제11도는 프레쉬 메모리셀의 기억정보와 한계치전압과의 관계를 표시하는 도면.

제12도는 종래의 불휘발성 반도체 기억장치의 구성을 개략적으로 표시하는 블록도.

제13도는 제12도에 표시하는 지령포트 제어기의 구성을 개략적으로 표시하는 도면.

제14도는 종래의 불휘발성 반도체 기억장치에 있어 소거동작을 표시하는 프로챠트.

제15도는 종래의 불휘발성 반도체 기억장치에 있어서 프로그램동작을 표시하는 프로챠트.

제16도는 종래의 불휘발성 반도체 기억장치에 있어서 과잉소거상태의 메모리셀의 예를 표시하는 도면.

제17도는 과잉소거 메모리셀에 의해 일어나는 악영향을 설명하는 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 프레쉬/OTP식별 메모리회로 6 : 입출력버퍼

7 : 센스회로 10 : 어드레스래치

11 : Y디코더 12 : X디코더

13 : 메모리셀어레이 15 : 데이터래치

본 발명은 불휘발성 반도체 기억장치에 관한 것으로, 특히, 전기적으로 기록 및 소거가 가능한 판독전용 기억장치에 관한다. 보다 특정적으로는, 메모리셀이 1개의 프로팅 게이트형 트랜지스터로 구성되는 프레쉬 메모리에 관한 것이다. 정보를 불휘발적으로 기억하는 반도체 기억장치의 하나에 프레쉬 메모리라고 불리우는 것이 있다. 프레쉬 메모리에 있어서는, 소거시에 메모리셀 어레이의 모드메모리셀이 동시에 소거상태로 된다.

제9도는 프레쉬 메모리에 있어 1개의 메모리셀의 단면 구조를 개략적으로 표시하는 도면이다. 제9도에 있어서, 메모리셀은, 예를들면 P형 반도체기판(100)의 표면에 형성되는, 예를들면 n형의 불순물영역(102 및 104)와, 불순물영역(102 및 104)간의 채널영역(112)상에 게이트 절연막(110)에 끼워서 형성되는 프로팅 게이트(106)과, 프로팅 게이트(106)상에 층간절연막(114)를 끼워서 형성되는 제어게이트(108)을 포함한다. 프로팅 게이트(106)은 그 주위가 절연막(110 및 114)에 의해 에워싸여져 있고, 전기적으로 프로팅 상태로 되어 있다. 이 메모리셀은 MOS(금속-절연막-반도체)형 트랜지스터의 구성을 구비하고, 불순물영역(102)이 드레인영역을 구성하고, 불순물영역(104)이 소스영역으로 된다.

제10도는 제9도에 표시하는 메모리셀의 전기적인 등가회로도이다. 제어게이트 (108)의 전극 CG는 워드선 WL에 접속되어 불순물영역(102)의 드레인전극 D는 비트선 BL에 접속된다. 불순물영역(104)의 소스는, 통상 소스선 S을 통하여 소스전위 발생회로(116)에 결합된다. 프레쉬 메모리에 있어서는, 이 메모리셀이 행열상으로 배치되어, 1개의 워드선 WL에는 1행의 메모리셀이 접속되어, 1개의 비트선 BL에는 1열의 메모리셀이 배치된다. 제9도 및 제10도에 표시하는 메모리셀에의 데이터의 기록, 소거 및 판독은 다음과 같이 실행된다.

기록시에 있어서는, 제어게이트(108)에 약 12V 정도의 고전압 Vpp가 워드선 WL을 통하여 인가되어, 드레인 불순물영역(104)에는 비트선 BL을 통하여 약 6V 정도의 전압이 인가되어, 또한 소스 불순물영역(104)에는 소스전위 발생회로(116)에 의해 접지전위가 인가된다. 이 상태에서는 드레인 불순물영역(102)에서 소스 불순물영역( 104)에로 채널영역(112)을 통하여 전류가 흐른다. 이 드레인 불순물영역(102)에서의 전류내의 전하가 드레인 불순물영역(102)의 근방에 형성되는 고전계에 의해 여기되어, 호트에렉트론이 발생한다. 이 호트에렉트론에 의해 아바랜체(avalanche)항복이 생겨, 대량의 호트에렉트론이 발생한다. 이 아바랜체항복에 의해 발생한 호트에렉트론 온제어게이트(108)에 인가된 고전압에 의해 프로팅 게이트(106)에 가속되어, 이 프로팅 게이트(106)에 주입(트랩)된다. 프로팅 게이트(106)에 전자가 주입(포획)된 상태에 있어서는 이 메모리셀의 한계치전압 Vth가 정(正)의 방향으로 이동한다.

소거시에 있어서는, 제어게이트(108)에는 접지전위가 인가되어, 소스 불순물영역(104)에는 소스전위 발생회로에서 약 12V 정도의 고전압 Vpp가 인가되어, 드레인 불순물영역(102)은 프로팅 상태로 된다. 이 상태에 있어서는, 게이트 절연막(110)(매우 얇은)을 통하여 프로팅 게이트(106)에서 소스 불순물영역(104)에 터널현상에 의해 전자가 뽑아내어진다. 프로팅 게이트(106)에서 전자가 뽑혀진 상태에 있어서는 이 메모리셀의 한계치전압 Vth는 부의 방향으로 이동한다. 상기와 같이, 프로팅 게이트( 106)에 존재하는 전자량에 따라 메모리셀은 데이터 ＂0＂ 및 ＂1＂을 기억한다.

즉, 제11도에 표시하는 것과 같이, 프로팅 게이트(106)에 전자가 주입된 상태(기록상태)는 한계치전압 Vth가 정방향으로 이동하고 있고, Vr2의 한계치전압을 가진다. 한편, 프로팅 게이트(106)에서 전자가 뽑혀진 소거상태에 있어서 한계치전압은 부방향으로 이동하고, 메모리셀은 한계치전압 Vr1을 가진다. 통상, 프로팅 게이트(106)에 전자가 주입된 기록상태는 데이터 ＂0＂을 기억하는 상태로 정의되어, 프로팅 게이트(106)에서 전자가 뽑혀진 소거상태는 데이터 ＂1＂이 기억된 상태로 정의된다.

데이터 판독시에 있어서는, 소스 불순물영역(104)에는 접지전위가 인가되어, 제어게이트(108)에는 워드선 WL을 통하여 전원전압 Vcc 정도의 ＂H＂의 신호가 전달된다. 이 상태에 있어서, 메모리셀이 데이터 ＂0＂을 기억하고 있는 경우에는 이 메모리셀은 오프상태이고, 한편 데이터 ＂1＂을 기억하고 있는 경우에는 이 메모리셀은 온상태로 된다. 비트선 BL에는 판독전위가 제공되어 있고, 메모리셀의 기억 데이터에 따라 전기가 흐르는가 아닌가를 전류구동형 센스앰프로 검출하는 것에 의해 데이터의 판독이 실행된다. 상기와 같은 메모리셀의 구성의 경우, 프로팅 게이트(106)에 존재하는 전자의 량에 따라 데이터가 기억되기 때문에, 전원이 끈겨도 이 프로팅 게이트(106)내에는 전자가 보존되기 때문에 정보를 불휘발적으로 기억할 수가 있고, 불휘발성 메모리셀은, 여러 분야에서 이용되고 있다.

제12도는, 종래의 불휘발성 반도체 기억장치(프레쉬 메모리) 전체의 구성을 표시하는 도면이다. 예를들면 특개편 2-10596호 공보에 개지되어 있다. 제12도에 있어서, 불휘발성 반도체 기억장치(200)는, 제9도에 표시하는 구조의 메모리셀이 행 및 열상으로 배치된 메모리셀 어레이(13)를 포함한다. 불휘발성 반도체 기억장치(200)는, 더욱 제공된 어드레스비트 A0~Am을 래치하여 내부 어드레스비트를 발생하는 어드레스래치(10)와, 어드레스래치(10)에서의 내부행 어드레스 비트를 디코드하여 메모리셀 어레이(13)의 1행을 선택하는 X디코더(12)와, 어드레스래치(10)에서의 내부열 어드레스비트를 디코드하여 메모리셀 어레이(13)의 대응의 열을 선택하는 열선택신호를 발생하는 Y디코더(11)와, Y디코더(11)에서의 열선택신호에 응답하고 메모리셀 어레이(13)의 대응의 열을 내부데이터버스(123b) 또는 데이터래치(15)에 접속하는 Y게이트회로(14)를 포함한다. 이 불휘발성 반도체 기억장치는 8비트(1바이트) 단위로 데이터의 입출력이 실행되기 때문에, Y디코더(11)에서의 열선택신호는 메모리셀 어레이(13)에 있어 8열을 지정하고, Y게이트회로(14)는 이 열선택신호에 응답하고 8개의 열을 내부데이터버스(123b) 또는 데이터래치(15)에 접속한다.

불휘발성 반도체 기억장치(200)는 더욱, 8비트 쌍방향 데이터버스(120)에 결합되는 입출력버퍼(6)와, 내부데이터버스(123)상에 나탄난 전류의 유무를 검출하여 메모리셀 데이터를 판독하기 위한 센스회로(7)를 포함한다. 센스회로(7)의 출력은 입출력버퍼(6)에 포함되는 출력버퍼에 전달되어, 계속하여 데이터버스(120)상에 판독데이타로서 출력된다. 입출력버퍼(6)는, 데이터기록시(프로그램시)에 있어서는 데이터버스(120)에 제공된 데이터 D0-D7에서 내부데이터를 생성하여 데이터버스(123a)를 통하여 데이터래치(15)에 제공한다. 불휘발성 반도체 기억장치(200)는 더욱, 메모리셀 데이터의 소거 및 프로그램을 실행하기 위해, 라이트이네블신호 /WE, 칩이네이블신호 /CE 및 프로그램 고전압 Vpp에 응답하고, 각종 제어신호를 발생하는 지령포트 제어기(2)와, 지령포트 제어기(2)에서의 제어신호에 응답하고, 프로그램 고전압 Vpp에서 소거전압을 발생하여 메모리셀 어레이(13)의 메모리셀의 각 소스에 이 소거전압(소거동작시 12V 정도의 고전압)을 인가하는 소거전압 발생회로(5)와, 지령포트 제어기( 2)에서의 제어신호에 응답하고 프로그램 고전압 Vpp를 받고 프로그램전압을 발생하여 Y디코더(11) 및 X디코더(12)에 제공하는 프로그램 전압발생회로(4)와, 칩이네블신호 /CE 및 출력이네이블신호 /OE에 응답하고 입출력버퍼(6)의 데이터 입출력 동작을 제어하는 CE/OE논리회로(8)와, 지령포트 제어기(2)에서의 제어신호에 응답하고, 소거/프로그램 동작시에 베리파이(verify)전압을 발생하는 소거/프로그램 검사 발생회로(9)를 포함한다. 소거/프로그램 검사 발생회로(9)에서 출력되는 전압은 X디코더(12)에 제공되어, 소거/프로그램 베리파이(확인)동작시에 있어, X디코더(12)를 통하여 메모리셀 어레이(13)의 선택된 워드선에 전달된다.

지령포트 제어기(2)는, 라이트 이네이블신호 /WE 및 칩네이블신호 /CE의 상태의 조합에 따라서, 입출력버퍼(6)에서 제공된 데이터를 동작지령신호로서 받고, 이 지령신호를 디코드하여 필요한 제어신호를 발생한다. 지령포트 제어기(2)는 외부에서 제공되는 프로그램 고전압 Vpp가 12V의 고압치에 있을 때에는 동작상태로 되고, 한편 이 프로그램전압 Vpp가 5V의 통상 동작전원전압레벨의 경우에는 비동작상태로 된다. 지령포트 제어기(2)가 해독할 수 있는 명령은 2ⁿ종류(n은 데이터버스(120)를 통하여 제공되는 데이터 비트수)로 된다. 이 불휘발성 반도체 기억장치(200)는, 통상 5V 정도의 동작전원전압 Vcc와, 통상 접지전위레벨의 전위 VSS와, 프로그램 고전압 Vpp를 외부에서 받는다.

칩네이블신호 /CE가 로우레벨로된 경우에는 이 불휘발성 반도체 기억장치(200 )가 선택되어, 지정된 동작을 실행한다. 즉, 지령포트 제어기(2)가, 로우레벨의 칩네이블신호 /CE에 응답하고 입출력버퍼(6)에서의 지령을 받는 상태로 된다. 지령포트 제어기(2)는 라이트 이네이블 /WE가 로우레벨에서 하이레벨로 상승하는 상승에지로 이 입출력버퍼(6)에서의 지령을 신호선(123a)을 통하여 받고, 디코드한다. 프로그램 고전압 Vpp가 5V로 된 경우에는, 지령포트 제어기(2)는 비동작상태로 되고, 이 불휘발성 반도체 기억장치(200)는 상시로 데이터 판독모드만으로 동작한다. 또 데이터래치(15) 및 어드레스래치(10)는, 각각 프로그램모드시에 있어 지령포트 제어기(2)에서의 스트로브신호 STB에 응답하고 제공된 신호를 래치한다.

제13도는 제12도에 표시하는 지령포트 제어기의 구성을 표시하는 블록도이다. 제13도에 있어, 지령포트 제어기(2)는, 칩이네이블신호 /CE의 로우레벨에 응답하고 활성화되어, 라이트 이네이블신호 /WE에 따라 내부기록 이네이블신호 CWE를 발생하는 WE·CE 제어논리(231)와, 칩이네이블신호 /CE에 응답하고 활성화되어, 내부기록이네이블신호 CWE에 따라서 제12도에 표시하는 어드레스래치(10)에 래치타이밍신호 STB를 제공하는 어드레스 클럭발생기(232)와, 내부기록 이네이블신호 CWE에 응답하고 클럭신호를 발생하는 상태클럭 발생기(233)와, 상태클럭 발생기(233)에서의 클럭신호에 응답하고, 내부 데이터버스(123a)상에 입출력버퍼(6)에서 전달된 데이터를 지령코드로서 격납하는 상태레지스터(235)와, 상태레지스터(235)에서의 출력신호에 응답하고 활성화되어, 내부기록 이네이블신호 CWE에 응답하고 지령클럭 및 데이터클럭을 발생하는 클럭발생기(234)를 포함한다. 클럭발생기(234)는 데이터래치(제12도 참조)의 데이터래치 타이밍을 제공하는 스트로브신호 STB를 발생하는 데이터 클럭발생기(234b)와, 지령레지스터(237)가 데이터버스(223a)상의 데이터를 지령코드로서 받는 타이밍을 제공하는 지령클럭을 발생하는 지령클럭 발생기(234a)를 포함한다. 지령포트 제어기(2)는 더욱,상태레지스터(235) 및 지령레지스터(237)에 격납된 지령코드를 디코드하여 소거전압발생기, 프로그램 전압발생기 및 소거/프로그램 검사발생기의 동작을 제어하는 신호를 발생하는 동시에 어드레스 클럭발생기(232) 및 상태레지스터 (235)의 동작도 또 규정하는 상태디코더(236)를 포함한다.

동작모드는, 라이트 이네이블신호 /WE 및 칩네이블신호 /CE에 의해 제공되는 기록사이클에 있어, 데이터버스(123a)를 통하여 제공되는 데이터에 의해 지정된다. 어드레스 클럭발생기(232)는, 칩이네이블신호 /CE가 로우레벨로 되었을 때, 라이트 이네이블신호 /WE의 강하에지(즉, 내부기록 이네이블신호 CWE의 상승에지)에 응답하고 어드레스 스트로브신호 STB를 발생하여 제12도에 표시하는 어드레스래치(10)에 제공한다. 어드레스래치(10)는, 이 제공된 어드레스 스트로브신호 STB에 응답하고 래치상태로 되어, 제공된 어드레스를 래치한다. 라이트 이네이블신호 /WE의 상승에지로, 상태레지스터(235) 및 지령레지스터(237) 또는 상태레지스터(235) 및 데이터래치(15)에 데이터가 래치된다. 상태디코더(236)은, 상태레지스터(235) 및 지령레지스터(237)에 격납된 데이터를 디코드하고, 대응의 회로를 구동한다. 소거모드에 있어서는, 소거전압 발생기(5)가 이 상태디코더(236)의 출력에 응답하고 프로그램 고전압 Vpp를 발생하고 메모리셀 어레이(13)의 각 메모리셀의 소스에 제공한다. 프로그램 전압발생기(4)는, 상태디코더(236)의 출력에 의해 프로그램모드시(데이터기록시)에 프로그램 고전압 Vpp를 선택하여 X디코더(12) 및 Y디코더(11)에 제공한다. 이것에 의해 Y디코더(11) 및 X디코더(12)에서의 열선택신호 및 워드선 구동신호는 고전압 Vpp 레벨로 된다. 소거/프로그램 검사 발생회로(9)는, 프로그램 베리파이(확인) 및 소거베리파이일 때, 정확히 프로그램되어 있는가 및 소거가 실행되고 있는가를 검증하기 위해, 프로그램 고전압 Vpp에서 확인전압을 생성하여 X디코더(12)에 제공한다. 다음은 동작에 대해 설명한다.

데이터 판독시에 있어서는, 칩이네이블신호 /CE 및 출력이네이블신호 /OE가 로우레벨로 되고, CE/OE 논리회로(8)가 활성화된다. CE/OE 논리회로(8)는, 이때, 소정의 타이밍으로 입출력버퍼(6)에 포함되는 출력버퍼를 구동한다. 한편, 어드레스래치( 10)는, 제공된 어드레스비트 A0~Am을 래치하지 않고 통과하게 하여, 내부어드레스비트를 생성한다. X디코더(12) 및 Y디코더(11)는 제공된 내부어드레스비트를 디코드하여 메모리셀 어레이(13)의 행 및 열을 선택하기 위한 신호를 발생한다. 판독동작모드시에 있어서는 통상, X디코더(12) 및 Y디코더(11)에서 출력되는 선택신호는 동작전원전압 Vcc레벨이다. 메모리셀 어레이(13)의 선택된 메모리셀의 데이터는 Y게이트회로( 14)를 통하여 데이터버스(123b)에 전달된다. 센스회로(7)는 이 데이터버스(123b)에 전류가 흐르는가 아닌가에 응답하고 메모리셀 데이터를 판독하고, 판독된 데이터를 입출력버퍼(6)에 포함되는 출력버퍼에 제공한다. 출력버퍼는 이 CE/OE 논리회로(8)의 제어하에 이 센스회로(7)에서 판독된 데이터에서 외부판독 데이터를 생성하여 8비트 쌍방향 데이터버스(120)상에 전달한다.

소거동작모드는 2개의 사이클을 포함한다. 제1의 사이클에 있어서는, 지령레지스터(237) 및 상태레지스터(235)에 소거코드가 기록된다. 제2의 사이클에 있어서는, 상태레지스터(235)에 소거확인코드가 기록된다. 소거확인코드가 상태레지스터(235)에 기록되면 즉시 소거동작이 개시된다. 상태디코더(236)는 우선 소거전압 발생기(5)에 제어신호를 제공하고, 소거전압 발생기(5)에서 메모리셀 어레이(13)의 모든 메모리셀의 소스에 12V의 고전압 Vpp를 제공하는 동시에, X디코더(12)의 출력을 모두 접지전위에 설정한다. 이것에 의해, 각 메모리셀에 있어 제어게이트와 소스간에 고전계가 발생하여, 턴넬전류에 의해 프로팅 게이트에 격납된 전자가 소스선에 뽑여 나간다.

그리고나서, 상태레지스터(235) 및 지령레지스터(237)에 소거검사코드가 기록되면, 이 소거동작은 종료하고, 검사해야할 메모리셀의 위치를 표시하는 어드레스를 래치하므로, 어드레스 클럭발생기(232)에서 어드레스 스트로브신호 STB가 발생된다. 또, 소거/프로그램 검사발생기(9)는 소거검사전압을 프로그램 고전압 Vpp에서 생성하여 X디코더(12)에 제공한다. X디코더(12)가 이 소거검사전압을 워드선상에 전달한다. Y디코더(11)가 Y게이트회로(14)를 통하여 메모리셀 어레이(13)내의 대응의 열을 데이터버스(123b)에 접속한다. 소거상태의 메모리셀의 한계치전압은 소거검사전압보다도 낮은 전압이고, 어드레스된 메모리셀은 온상태로 되고, 정상적인 경우에는 데이터 ＂1＂이 판독된다. 이 어드레스된 메모리셀의 데이터는, 출력이네이블 신호 /OE를 로우레벨에 강하하는 것에 의해 외부장치가 입출력버퍼(6)를 통하여 판독할 수 있고, 외부장치가 이 데이터에 따라 메모리셀의 데이터가 소거되었는가 아닌가를 판별할 수가 있다. 이 소거검사동작이 모든 어드레스에 대해 실행된다.

프로그래밍 동작은 소거동작과 동일하게 2개의 사이클을 포함한다. 제1사이클에 있어서는, 상태레지스터(235) 및 지령레지스터(237)에 프로그램 지령코드가 격납된다. 제2의 사이클에 있어서는, 어드레스래치(10) 및 데이터래치(15)가 래치상태로 되어, 어드레스비트 A0~Am 및 프로그램 데이터가 각각 어드레스래치(10) 및 데이터래치(15)에 래치된다. 제2의 사이클에 있어 라이트 이네이블신호 /WE가 상승하면, 상태디코더(236)는, 이 상태레지스터(235) 및 지령레지스터(237)에 격납된 명령을 디코드하고, 프로그램 전압발생기(4)에 제어신호를 제공하여 프로그래밍을 개시한다. 프로그램 전압발생기(4)는 지령포트 제어기(2)(상태디코더(236))에서의 신호에 응답하고 프로팅 게이트 고전압 Vpp를 X디코더(12) 및 Y디코더(11)에 제공한다. X디코더( 12) 및 Y디코더(11)는 어드레스래치(10)에 래치되었던 내부어드레스 비트를 디코드하고, 프로그램 고전압 Vpp 레벨의 고전압을 메모리셀 어레이(13)의 대응의 워드선상에 전달하는 동시에, Y게이트회로(14)에 열선택신호를 제공한다. 또 데이터래치(15)는 데이터 ＂0＂에 대응하는 비트선상에 기록고전압을 전달한다. 이것에 의해, 어드레스된 메모리셀의 제어게이트 및 드레인에 고전압이 인과되어, 프로팅 게이트에 전자가 주입되어, 데이터 ＂0＂가 기록된다.

그리고나서, 상태레지스터(235) 및 지령레지스터(237)에 프로그램 검사지령을 기록하는 것에 의해 프로그램 동작이 종료하고, 새로이 프로그램된 메모리셀의 데이터를 검사하기 위한 내부검사전압이 발생된다. 이 소거/프로그램 검사 발생기(9)에서 발생된 프로그램 검사전압 X디코더(12)를 통하여 메모리셀 어레이(13)의 선택된 워드선상에 전달된다. 이 메모리셀 어레이(13)의 어드레스지정된 메모리셀의 데이터는 Y게이트회로(14)를 통하여 선택회로(7)에 전달되고, 센스회로(7)로 검지증폭되어 입출력버퍼(6)의 출력버퍼에 전달된다. 출력이네이블신호 /OE를 로우레벨로 하는 것에 의해 CE/OE 논리회로(8)가 입출력버퍼(6)에 포함되는 출력버퍼를 활성화하고, 센스회로( 7)에서의 데이터를 데이터버스(120)상에 전달한다. 이 데이터버스(120)상의 데이터는 외부에서 프로그램 데이터와의 일치, 불일치가 판별되어, 정확히 데이터의 기록(프로그램)되었는가 아닌가의 판별이 실행된다. 정확히 프로그램되어 있지 않는 경우에는, 재차 프로그램 사이클이 실행되어, 다시 프로그램이 행하여진다. 그리고나서, 이 소거동작 및 프로그램 동작에 대해 보다 상세히 설명한다.

제14도는 이 불휘발성 반도체 기억장치의 소거동작을 표시하는 프로챠트이다. 우선 초기설정단계에 있어, 프로그램 고전압 Vpp가 지령포트 제어기(2)에 제공되어, 지령포트 제어기(2)가 동작상태로 된다(스텝 S2). 그리고나서, 모든 바이트(데이터의 입출력이 바이트단위로 실행되어, 소거도 바이트단위로 실행된다)에 대해 특정의 데이터(OOH)가 프로그램된다(스텝 S4). 각 메모리셀을 기록상태로 하고 한계치전압을 세트하기 위해서이다.

또 각 카운터가 소정의 초기설정치에 프리세트된다(스텝 S6). 이 카운터는 소거펄스폭 TEW의 증가회수 CUMTEW를 카운트하는 카운터, 소기펄스가 발생된 회로 PLSCNT를 카운트하는 카운트를 포함한다. 어드레스는 0에 설정된다. 그리고나서, 소거 세트업지령이 지령포트 제어기(2)(상태레지스터(235) 및 지령레지스터(237))에 기록되어(스텝 S8), 계속하여 소거지령이 소거포트 제어기(2)에 기록된다(스텝 S10). 이 소거지령의 기록에 따라 모든 메모리셀에 대한 소거가 실행된다(스텝 S12). 소정의 시간이 경과하면, 이 메모리셀의 소거가 완료하였다고 판단되어, 소거검사지령이 지령포트 제어기(2)(상태레지스터(235) 및 지령레지스터(237))에 기록된다(스텝 S14). 이 소거검사지령에 따라, 소거/프로그램 검사 발생기(9)에서 소거검사전압이 발생되어, X디코더(12)를 통하여 메모리셀 어레이의 선택워드선상에 전달된다(스텝 S16). 소정의 시간이 경과하면(시간 T2), 데이터의 판독이 실행된다(스텝 S18). 이 판독된 데이터가 소거되어 있으면, 그 데이터는 ＂1＂이고, 소거되지 않으면 데이터는 ＂0＂이다. 이 데이터가 값에 따라 소거되었는가 아닌가의 판별이 행하여진다(스텝 S20). 데이터가 소거되지 않은 경우에는, 데이터를 소거하기 위해 인가되는 소거펄스폭이 소정의 값만큼 증분되어, 이 증분된 소거펄스폭이 TEW카운터에 기억된다(스텝 S22). 이 TEW카운터에 기억된 소거펄스폭이 최대한계치에 도달하고 있는가 아닌가의 판별에 계속하여 소거펄스 인가회수가 소정치(64회) 인가되었는가 아닌가의 판별이 행하여진다(스텝 S24).

소거펄스 인가회수 PLSCNT가 소정치(64회)에 도달하고 있는 경우에는, 이 경우, 그 메모리셀에 대해서는 소거가 실행될 수 없다고 판별되어, 소거잘못이 기억된다(스텝 S26). 스텝 S24에 있어서, 소거펄스 인가회수 PLSCNT가 소정치에 도달하고 있지 않은 경우에는 다시 스텝 S8에 돌아가, 소거세트업지령, 소거지령의 기록 및 소거동작이 실행된다. 스텝 S20에서, 메모리셀 데이터가 소거되어 있는 경우에는, 그 어드레스가 최종어드레스인가 아닌가의 판별이 행하여져(스텝 S28), 최종어드레스 아닌 경우에는, 어드레스가 증분되어(스텝 S30), 스텝 S14에 돌아온다. 즉, 증분된 어드레스에 따라 소거검사(베리파이)가 행하여진다. 스텝 S28에 있어 최종어드레스의 메모리셀의 데이터거 검사된 경우, 지령레지스터(237) 및 상태레지스터(235)를 리세트하기 위해, 레지스터(235 및 237)에 판독지령이 기록되어(스텝 S32), 소거사이클은 종료한다.

상기와 같은, 소거사이클에 있어서는, 메모리셀 데이터가 소거되어 있지 않은 경우에는, 소거펄스폭 TEW가 증분되어, 소거시퀀스(sequence)가 반복된다. 검사시퀀스는, 최후의 미소거 메모리셀에서 개시된다. 제15도는 프로그래밍시의 동작을 표시하는 프로챠트이다. 제12도, 제13도 및 제15도를 참조하여 불휘발성 반도체 기억장치의 프로그래밍 동작에 대해 설명한다. 프로그래밍 사이클은 12V의 고전압 Vpp를 외부에서 인가하고(스텝 S52), 또한 펄스카운터를 초기설정하는 것에 의해 개시된다. 그리고나서, 프로그램 세트업 지령이 지령레지스터(237) 및 상태레지스터(235)에 기록되어(스텝 S54), 계속하여 외부에서의 어드레스비트 A0~Am 및 데이터를 래치한다(스텝 S56). 이 데이터 및 어드레스의 래치후, 지령포트 제어기(2)의 제어하에 어드레스된 메모리셀에의 데이터의 기록이 실행된다. 소정시간 T1이 경과하면(스텝 S58), 프로그램 검사지령이 지령레지스터(237) 및 상태레지스터(235)에 기록된다(스텝 S60). 이 프로그램 검사지령에 따라, 소거/프로그램 검사 발생회로(9)에서 프로그램 검사전압이 발생되어, X디코더(12)를 통하여, 어드레스된 메모리셀이 접속되는 워드선상에 이 프로그램 검사전압이 인가된다.

계속하여, 소정시간(T2)이 경과하면(스텝 S62), 프로그램된 데이터를 검사하기 위해 어드레스된 메모리셀에서 데이터가 판독된다(스텝 S64). 이 데이터의 판독은 출력이네이블신호 /OE를 로우레벨에 강하하는 것에 의해 실현된다. 이 판독된 데이터가 프로그램 데이터와 동일한가 어떤가가 판별되어(스텝 S66), 동일하지 않을 경우에는, 프로그램 시간을 연장하기 위해 펄스카운트 PLSCNT가 증분되어, 또한 이 펄스수 PLSCNT가 소정치(23)인가 아닌가의 판별이 행하여져, 소정치 미만의 경우에는, 스텝 S64에 돌아와, 다시 프로그램 시퀀스가 실행된다(스텝 S68). 스텝 S68에 있어, 펄스수 PLSCNT가 소정치(23)에 달하고 있지 않는 경우에는, 그 메모리셀은 프로그램 불능이라고 판별되어, 프로그램 잘못이 기억된다(스텝 S70).

즉, 소정폭의 펄스가 최대(25)의 카운트치에 달할때까지 반복하여 인가하는 것에 의해 프로그래밍시간이 연장되어, 이 프로그래밍시간이 소정치 달한 경우에는 불휘발성 반도체 기억장치의 프로그램 잘못이 검출된다. 스텝 S66에 있어 데이터가 일치한 경우에는, 다른 바이트 데이터를 프로그램하는가 아닌가의 판별이 행하여져(스텝 S72), 이 스텝 S72에서 다른 바이트에 데이터를 기록한다고 판단된 경우에는 다음의 어드레스가 래치되어, 스텝 S52의 프로그램 시퀀스가 반복된다(스텝 S74). 스텝 S72에 있어 프로그램이 되어야할 메모리셀의 최종의 어드레스에 도달한 경우에는 상태레지스터(235) 및 지령레지스터(237)에 판독명령이 기록되어, 양 레지스터(235 및 237)이 리세트상태로 된다.

제15도에 표시하는 프로그래밍 시퀀스는, 제14도에 표시하는 소거시퀀스에 있어 전메모리셀에 ＂OOH＂를 기록하고, 각 메모리셀을 모두 기록상태로 하고 그의 한계치전압을 조정하기 위한 동작시퀀스(스텝 S4에 대한)로서도 이용된다. 상기와 같은 불휘발성 반도체 기억장치에 있어서는, 메모리셀 데이터의 소거는 전기적으로 프로팅 게이트에서 터널전류에 의해 전류를 빼내는 것에 의해 행하여진다. 이 경우, 제16도에 표시하는 것과 같이, 프로팅 게이트(106)에서 과잉된 전자가 빼내어져, 프로팅 게이트(106)이 정으로 대전하는 상태가 출현한다. 이 상태는 과잉소거상태로 불리운다. 과잉소거상태에 있어서는, 프로팅 게이트(106)에 축적된 정전하에 의해 채널영역( 112) 표면에는 전자가 흡입되어, 제어게이트(108)이 접지전위에 유지되어 있어도 이 채널영역(112)가 출현하고, 제11도에 파선으로 표시하는 것과 같이 메모리셀은 상시 온상태로 된다(디프레션상태).

통상, 이와같은 과잉소거상태를 방지하기 위해서, 소거사이클의 최초에 모든 메모리셀에 대해 ＂OOH＂의 데이터를 기록하는 그의 한계치 전압을 충분히 큰 값으로 갖춘 후에 소거동작이 실행된다. 그러나, 소거사이클에 있어서 미소거메모리셀이 검출된 경우, 소거펄스가 전메모리셀에 인가되어 소거시퀀스가 반복된다. 그 때문에 이미 소거상태에 있는 메모리셀에 대해서도 소거전압이 인가되므로, 과잉소거상태가 필연적으로 발생한다. 이와같은 과잉소거상태의 메모리셀의 문제를 제17도를 참조하여 설명한다.

제17도에 있어서는, 3개의 워드선 WL1, WL2 및 WL3와 2개의 비트선 BL의 교점에 배치된 메모리셀 MC1, MC2, MC3가 대표적으로 표시된다. 메모리셀 MC1은 소거상태의 데이터 ＂1＂을 격납하고 있고, 메모리셀 MC2가 과잉소거상태에 있고, 메모리셀 MC3이 기록상태의 데이터 ＂0＂을 기억하고 있는 경우를 상정한다. 지금, 메모리셀 MC1의 기억데이터 ＂1＂을 판독하는 경우를 생각한다. 이 경우, 워드선 WL1의 전위가 ＂H＂로 상승하고, 워드선 WL2 및 WL3은 접지전위에 있다. 이 경우, 메모리셀 MC1은 데이터 ＂1＂을 격납하고 있고, 비트선 BL에 전류가 흐르기 때문에, 데이터 ＂1＂이 판독된다. 이 상태는 하등문제는 생기지 않는다. 메모리셀 MC3의 데이터를 판독하는 경우에는, 워드선 WL3의 전위가 하이레벨의 ＂H＂에 설정되어, 워드선 WL1 및 WL2는 접지전위로 유지된다. 이 경우, 메모리셀 MC3은 데이터 ＂0＂를 기억하고 있고, 오프상태에 있다.

그러나, 메모리셀 MC2가 과잉소거상태에 있으므로, 워드선 WL2의 전류가 접지전위에 있어도, 비트선 BL에서 이 메모리셀 MC2를 통하여 소스 S에 전류가 흐른다. 이 때문에 메모리셀 MC3은 데이터 ＂1＂을 기억하고 있다고 판별되어, 잘못된 데이터의 판독이 행하여진다. 따라서, 과잉소거의 메모리셀이 존재한 경우, 확실한 데이터의 판독을 실행하는 것이 될 수 없다는 문제가 생긴다. 이와같은 과잉소거상태의 메모리셀은, 소거펄스 인가회수가 작은 경우라도, 메모리 어레이에 있어 국소적인 효과(즉 게이트 절연막의 막두께의 얇기, 제어게이트(108)와 프로팅 게이트(106)와의 용량결합의 강도)등의 영향에 의해 발생한다. 이와같은 과잉소거상태의 메모리셀이 존재한 경우, 타의 메모리셀이 정상상태이더라도 정확한 데이터의 프로그래밍 및 판독을 실행할 수 없게 되기 때문에, 불량품으로서 처분되어, 반도체 기억장치의 제조수율이 저하한다는 문제가 생긴다.

이 발명의 목적은, 과잉소거된 메모리셀이 존재하여도, 불량품으로서 파기되는 율을 대폭으로 저감할 수가 있는 불휘발성 반도체 기억장치를 제공하는 것이다.

이 발명의 타의 목적은, 과잉소거된 메모리셀이 존재하여도 타품종의 불휘발성 반도체 기억장치로서 이용할 수가 있는 프래쉬 메모리를 제공하는 것이다.

이 발명의 더욱 타의 목적은, 과잉소거된 메모리셀이 존재하여도 불량품으로서 파기되는 제품율을 대폭으로 저감할 수가 있는 불휘발성 반도체 기억장치의 제조방법을 제공하는 것이다.

이 발명의 더욱 타의 목적은, 불량품으로서 판정된 불휘발성 반도체 기억장치에서 별품종의 불휘발성 반도체 기억장치로서 이용가능한 불휘발성 반도체 기억장치를 발견하는 시험방법을 제공하는 것이다. 본 발명에 관한 불휘발성 반도체 기억장치는, 메모리셀 어레이에 존재하는 과잉소거 메모리셀이 에너지선 조사에 의해 소거되었는가 아닌가를 표시하는 정보를 기억하는 메모리 종류 기억수단과, 메모리셀 어레이의 선택된 메모리셀의 데이터의 소거 및 기록 동작을 제어하기 위한 소거/기록 제어수단과, 메모리종류 기억수단의 기억하는 정보에 따라, 기록/소거 제어수단을 동작금지상태 또는 동작가능상태의 어느것에 설정하는 메모리종류 설정수단을 포함한다.

본 발명에 따른 불휘발성 반도체 기억장치의 제조방법은 베어칩(bare chip)상태에 있어 과잉소거의 메모리셀이 존재하는가 아닌가를 판별하는 스텝과, 과잉소거 메모리셀이 존재하지 않는 경우에는 전기적으로 기록 및 소거가 복수회 가능한 메모리로서 어셈브링(assembling)하는 스텝과, 과잉소거 메모리셀이 존재하는 경우, 칩의 메모리셀 어레이부에 에너지선을 조사하여 이 메모리셀을 모두 소거상태로 하는 스텝과, 이 에너지선 조사후 해칩을 한번만 프로그램 가능한 메모리로서 어셈브링하는 스텝을 구비한다.

본 발명에 따른 불휘발성 반도체 기억장치의 시험방법은, 베어칩 상태에 있어 메모리셀 어레이에 과잉소거의 메모리셀이 존재하는가 아닌가를 판별하는 스텝과, 과잉소거상태의 메모리셀이 존재하지 않을 때, 이 칩을 어셈브링하여 소거/프로그램이 복수회 가능한 메모리로서의 칩레벨의 테스트를 행하는 스텝과, 과잉소거상태의 메모리셀이 존재하는 경우, 메모리셀 어레이부에 에너지선을 조사하여 메모리셀 어레이의 메모리셀을 소거상태로 하는 스텝과, 이 에너지선 조사를 받은 칩을 어셈브링하여 칩레벨로 한번만 기록가능한 판독전용 기억장치로서의 테스트를 실행하는 스텝을 구비한다.

본 발명의 불휘발성 반도체 기억장치에 있어서는, 과잉소거상태의 메모리셀이 존재하는 경우는, 에너지선 조사에 의해 소거가 행하여져, 그의 과잉소거상태가 해소된다. 이 불휘발성 반도체 기억장치는 기록/소거 제어수단의 동작을 금지상태로 하고 외부회로의 제어하에 한번만 데이터의 기록을 실행할 수 있는 기억장치로서 이용할 수가 있다. 불휘발성 반도체 기억장치의 제조방법에 있어서, 베어칩에 과잉소거 메모리셀이 존재할때는, 모든 메모리셀은 자외선과 같은 에너지선의 조사에 의해 소거되고 그리고나서 어셈브리가 이루어지고, 그러므로, 이 불휘발성 반도체 기억장치는 과잉소거 메모리셀이 있어도 단한번 프로그램 가능한 판독전용 기억장치로서 이용될 수가 있다.

본 발명의 불휘발성 반도체 기억장치의 시험방법에 있어서는, 한번만 프로그램 가능한 판독전용 기억장치로서 이용할 수 있는 기억장치를 불량품중에서 판별하고, 이 한번만 프로그램 가능한 불휘발성 반도체 기억장치로서의 동작테스트를 행하고, 한편, 과잉소거 메모리셀이 존재하지 않는 양품은 양품으로서 최종테스트가 행하여지므로, 불량품으로서 파기되는 불휘발성 반도체 기억장치의 수가 대폭 저감된다.

[실시예]

제1도는 이 발명의 1실시예인 불휘발성 반도체 기억장치의 전체의 구성을 표시하는 블록도이다. 제1도에 있어서는, 메모리셀 어레이(13)의 메모리셀 모두가 동시에 소거상태로 되는 프레쉬 메모리의 구성이 표시된다. 이 구성은 제12도에 표시하는 종래의 불휘발성 반도체 기억장치의 구성과 대응한다. 그러나, 본 발명의 구성은 메모리셀 어레이(13)의 전 메모리셀이 동시에 소거되는 프레쉬 메모리 뿐만 아니라, 섹터 단위, 워드선 단위 또는 바이트 단위로 소거가 행하여지는 형식의 불휘발성 반도체 기억장치에 대해서도 적용 가능하다. 제1도에 있어서는, 제12도에 표시하는 종래의 불휘발성 반도체 장치와 대응하는 부분에 동일의 참조번호를 붙여 그의 상세한 설명은 생략한다.

본 발명의 1실시예에 따르는 제1도의 불휘발성 반도체 기억장치는, 이 불휘발성 반도체 기억장치가 프레쉬 메모리인가 한번만 프로그램가능한 판독전용메모리(이하 OTPROM라 칭한다)인가의 정보를 불휘발적 또는 판독가능한 태양으로 기억하는 프레쉬/OTP 식별 메모리회로(1)와, 프레쉬/OTP 식별 메모리회로(1)의 기억정보에 따라 프로그램시에 있어 고전압 Vpp의 발생경로를 전환하는 프레쉬/OTP Vpp 전환회로(3)와, 프레쉬/OTP 식별 메모리회로(1)의 기억정보를 데이터버스(120)에 판독하는 메모리 판독회로(17)와, 지령포트 제어기(2)에서의 제어신호에 응답하고 내부에서 고전압 Vpp와 전원전압 Vcc의 어느것을 발생하는 Vpp/Vcc 스위치(21)를 포함한다. 이 Vpp/Vcc 스위치(21)는 차지펌프회로를 포함하고, 내부에서 고전압 Vpp를 발생한다. Vpp/Vcc 스위치(21)에서는 고전압 Vcc 또는 동작전원전압 Vcc의 어느것이 동작모드에 따라 발생된다(도면에 있어 Vpp/Vcc로서 표시된다).

프레쉬/OTP 식별 메모리회로(1)는, 이 불휘발성 반도체 기억장치가 웨이퍼( wafer) 레벨(베어칩상태)에 있어 테스트시에 과잉소거상태로 되고 또 메모리셀이 존재한 경우, 에너지선(통상 자외선이 사용된다) 조사에 의해 소거상태로 된 경우에는, 그런 것을 표시하는 정보를 기억한다. 프레쉬/OTP 식별 메모리회로(1)는, 에너지선 조사된 것을 표시하는 정보를 기억하고 있는 경우에는, 지령포트 제어기(2)를 리세트상태로 하고, 이 지령포트 제어기(2)의 소거 및 기록제어동작을 금지한다.

구체적으로 제13도에 표시하는 WE·CE 제어논리(231)에 이 프레쉬/OTP 식별 메모리회로(1)에서의 출력신호 OTP 및/또는 신호 /OTP가 제공되어, 이 WE·CE 제어논리(231)이 리세트상태로 되어, 내부기록 이네이블신호 CWE는 고정적으로 불활성 상태로 설정된다. 이 경우, 기억정보에 대응하는 신호 OTP와 라이트이네이블 /WE와의 OR연산을 시행한 신호가 WE·CE 제어논리(231)에 제공되는 구성이 사용되어도 좋다. 타의 구성이 사용되어도 좋다. 프레쉬/OTP Vpp 전환회로(3)는, 이 프레쉬/OTP 식별 메모리회로(1)의 기억정보가 에너지선 조사를 표시하고 있는 경우에는 외부에서 제공되는 전전압 Vpp를 통과되게 하여 Y디코더(11) 및 X디코더(12)에 제공하여, 그렇치 않은 경우에는 이 프레쉬/OTP Vpp 전환회로(3)는 프로그램 전압발생기(4)에서의 프로그램 전압을 Y디코더(11) 및 X디코더(12)에 제공한다. 데이터래치(15)에는 또 외부에서 고전압 Vpp가 제공된다. 타의 구성은 제12도에 표시하는 종래의 불휘발성 반도체 기억장치와 동일하다.

여기서, Vpp/Vcc 스위치(21)가 설치되어 있는 경우에는, 잘못하여 이 Vpp 단자가 오픈상태로 되어도, Vpp/Vcc 스위치(21)에 의해 내부동작 전원전압 Vcc가 발생되기 때문에, OTPROM으로서 동작한다. 통상 OTPROM으로서 이용하는 경우, 이 Vpp 입력단자에는 5V의 전압이 인가된다. 제2도는, 제1도에 표시하는 불휘발성 반도체 기억장치의 제조후부터 제품으로서 출하될때까지의 흐름을 표시하는 프로챠트이다.

이하 제1도 및 제2도를 참조하여, 이 불휘발성 반도체 기억장치의 제조후 제품이 될 때까지의 흐름에 대해 설명한다.

우선 소정의 제조프로세스를 경과하여 형성된 불휘발성 반도체 기억장치는 웨이퍼(wafer)레벨, 즉 반도체 웨이퍼상에 제조된 베어칩 상태로 정상으로 동작하는가 아닌가의 테스트가 행하여진다(스텝 S100). 이 경우 소정의 시험기구를 사용하여, 제1도에 표시하는 지령포트 제어기를 동작하게 하여 제14도 및 제15도에 표시하는 것과 같은 프로에 따른 소거시험 및 기록시험이 실행된다. 이 경우, 여러 가지 시험데이터패턴이 입출력버퍼(6)를 통하여 제공되어 소거특성, 기록특성등이 시험된다. 이 웨이퍼레벨로 여러 가지 시험을 행하는 것에 의해, 각 칩단위로 양품인가 불량품인가의 판별이 행하여진다(스텝 S102). 스텝 S102에 있어 불량품이라고 판별된 경우에는, 그의 불량원인은 과잉소거에 의한 것인가 아닌가의 판별이 행하여진다(스텝 S104). 이것이 과잉소거인가 아닌가의 판별은 X디코더(12)의 출력을 모두 접지전위에 유지한 상태로 Y디코더(11)에서의 열선택신호를 순차선택상태로서, 데이터를 판독하는 것에 의해 실행된다. 이것이 과잉소거인가 아닌가의 테스트모드는 예를들면 제1도에 표시하는 지령포트 제어기(2)에 입출력버퍼(6)를 통하여 과잉소거 테스트모드를 지령하는 것에 의해 용이하게 실행된다. 과잉소거상태의 메모리셀이 존재하는 경우, 비트선 BL에는 전류가 흐르고, 센스회로(7)의 출력은 데이터 ＂1＂상태로 된다. 이 센스회로(7)의 출력을 신호 /OE를 로우레벨에 강하하여 입출력버퍼(6)에서 데이터버스(120)에 판독하는 것에 의해, 과잉소거상태의 메모리셀이 존재하는가 아닌가의 판별이 행하여진다. 과잉소거상태의 메모리셀이 존재하지 않을 경우에는, 이 판독된 데이터는 모두 ＂0＂이고, 그 경우, 과잉소거이외의 원인으로 불량품이라고 판별되어 그의 칩은 처분된다(스텝 S106).

한편, 데이터 ＂1＂이 판독되었을 경우, 그 칩의 불량원인은 타에 불량개소가 존재하지 않을 경우, 과잉소거상태의 메모리셀에 의한 것으로 판별된다. 이 경우, 어드레스비트 입력단자 A0을 10V 정도의 고전압에 설정하는 것에 의해, 프레쉬/OTP 식별 메모리회로(1)에, 데이터 ＂0＂이 기록된다. 이 프레쉬/OTP 식별 메모리회로(1)는, 이 데이터 ＂0＂을 불휘발적 또한 판독가능한 태양으로 기억한다(이 구성에 대해서는 후에 상세히 설명한다). 이 스텝 S108에 있어 식별 메모리회부(1)에 데이터 ＂0＂을 기록한 후, 과잉소거상태의 메모리셀에 의해 불량품이라고 판별된 칩의 메모리 어레이부(13)에, 예를들면 자외선인 어느 에너지선을 조사하고, 메모리셀 어레이(13)의 모든 메모리셀을 중성상태의 소거상태에 이행되게 한다(스텝 S110). 이 자외선 조사에 의한 소거동작후, 웨이퍼상의 칩(베어칩 : 패키지에 수납되어 있지 않은 칩)을 다이싱하여, 각 칩 단위에 분리한 후 패키지에 수납한다(스텝 S112). 이 스텝 S112에 의한 어셈브리후, 이 불휘발성 반도체 기억장치의 파이널 테스트가 실행된다.

즉, 우선 스텝 S114에 있어, 메모리 판독회로(17)에 어드레스비트 A1을 고전압으로 인가하고, 이 프레쉬/OTP 식별 메모리셀회로(1)에 기억된 정보를 데이터버스( 120)상에 판독한다. 판독된 데이터가 ＂0＂인 경우에는, 그 불휘발성 반도체 기억장치는 OTPROM이고, 데이터 ＂1＂의 경우에는 프레쉬 메모리라고 식별된다. 이 스텝 S114에 의한 기억장치의 종류식별후, OTPROM으로서 식별된 기억장치에 대해서는, 모든 메모리셀이 소거상태에 있는가 아닌가의 브랜크첵크테스터가 실행되어, 그 브랜크첵크테스터에 의해 양품으로서 판별된 제품은 OTPROM로서 출하된다(스텝 S116).

한편, 프레쉬 메모리로서 식별된 기억장치에 대해서는, 프레쉬 메모리로서, 패키지 수납후의 각종시험, 즉 여러 가지 패턴 데이터기록에 의한 동작확인, 소거특성, 기록특성 및 판독특성등의 시험이 실행된 후, 양품이라고 판별된 것은 프레쉬 메모리로서 출하된다(스텝 S118).

상기와 같이, 과잉소거상태의 메모리셀의 존재에만 오로지 불량품으로서 판별된 불휘발성 반도체 기억장치를 OTPROM으로서 이용하는 것에 의해, 불휘발성 반도체 기억장치의 불량품으로서 처분되는 개수를 대폭으로 저감하는 것이 가능하다. 통상의 OTPROM은, 자외선소거형의 EPROM(전기적으로 프로그램 가능한 판독전용 기억장치)에 있어, 고가의 자외선 투과창을 삭제한 프라스틱패키지에 수납하여 자외선 소거성능을 잊어버린 기억장치이다. 이 OTPROM은, 실사용에 있어, 일단 프로그램한 데이터는 거의가 개서할 필요가 없는 용도에 있어, 값싼 기억장치로서 넓게 이용되고 있다.

본 발명의 거억장치를 프레쉬 메모리로서 이용하는 경우에는, 지령포트 제어기( 2)의 제어하에 소거 및 기록이 실행된다. OTPROM로서 구제하여 프로그램을 행하는 경우에는, 지령포트 제어기(2)는 프레쉬/OTP 식별 메모리회로(1)의 기억데이터(데이터 ＂0＂)에 의해 동작금지상태로 된다. 이 경우, 어드레스래치(10) 및 데이터래치(15 )는 제공된 데이터를 그대로 통과되게 하는 스루상태로 되어 있다. 이 상태에 있어서는, 프레쉬/OTP Vpp 전환회로(3)가 외부에서의 고전압 Vpp를 선택하여 X디코더(12) 및 Y디코더(11)에 제공한다. 데이터래치(15)에는, 외부고전압 Vpp가 제공되어 있다. 따라서 이 경우에는 제공된 어드레스비트 A0~Am 및 입출력버퍼(6)에서의 기록데이터에 따라 프로그램이 실행된다. 이 OTPROM에 있어서는, 데이터의 기록이 실행될 뿐이고, 하등에 프로그램 데이터의 첵크는 실행되지 않는다. 어드레스비트 A0~Am과 프로그램 데이터 D0~D7의 기록타이밍의 조정은 외부의 제어장치가 실행한다. 고전압 Vpp 인가단자에는, OTPROM의 경우에는, 5V의 동작전원전압 Vcc 레벨의 전압이 인가된다. 지령포트 제어기(2)는, 이 고전압 Vpp가 5V의 경우 동작불능상태로 된다.

따라서, OTPROM에 있어 데이터판독은, 단순히 칩네이블신호 /CE와 출력이네이블신호 /OE에 따라, 칩이네이블/출력이네이블 논리회로(8)의 제어하에, 어드레스비트 A0~Am이 지정하는 어드레스의 메모리셀의 데이터를 데이터버스(120)에 판독할 수가 있다. 프레쉬 메모리의 경우에는, 지령포트 제어기(2)의 레지스터(235) 및 (237)에는 판독지령이 제공되어 있고, 지령포트 제어기(2)는 리세트상태로 되어 있고, 데이터판독동작은 이 지령포트 제어기(2)의 제어를 떨어져서 신호 /CE 및 OE의 제어하에 실행된다. 다음은, 프레쉬/OTP 식별 메모리회로(1), 프레쉬/OTP Vpp 전환회로(3) 및 메모리판독회로(7)의 구체적 구성에 대해 설명한다.

제3도는 과잉소거상태의 메모리셀을 전기적 중성상태의 소거상태에 복귀되게 하기 위한 방법을 예시하는 도면이다. 제3도에 있어서는, 예를 들면 자외선인 에너지선이 메모리셀 어레이 전체에 걸쳐 조사된다. 이 조사 에너지선(자외선)의 포톤(photon)에너지 hv에 의해, 프로팅 게이트(106)에 존재하는 정전하가 여기되어, 이 여기된 정전하가 반도체기판(100), 제어게이트(108)등에 이동한다. 이것에 의해, 프로팅 게이트( 106)이 전기적으로 중성상태로 복귀한다.

제4도는 프레쉬/OTP 식별 메모리회로에 포함되는, 식별정보를 기억하기 위한 기억소자의 구성을 표시하는 단면도이다. 제4도에 있어서, 프레쉬/OTPROM 식별정보를 기억하기 위한 기억소자는, 반도체기판(300)의 표면에 형성된 n형의 불순물영역( 302) 및 (304)와, 불순물영역(302) 및 (304) 사이의 채널영역상에 절연막을 통하여 형성되는 프로팅 게이트(306)와, 프로팅 게이트(306)상에 층간절연막을 통하여 형성되는 제어게이트(308)를 포함한다. 이 구성은, 메모리셀 어레이내에 형성된 프레쉬 메모리셀과 같은 구성이다. 이 기억소자는 더욱, 메모리셀영역을 규정하는 필드절연막( 310a) 및 (310b)와, 이 제어게이트(308) 및 프로팅 게이트(306) 그리고 불순물영역 (302) 및 (304)를 덮도록 형성되는 예를들면 알루미늄으로 되는 자외선차폐층(320)을 구비한다. 이 자외선차폐층(320)은 제4도에 있어 필드절연막(310a) 및 (310b)에 접속되게 표시되어 있으나, 이것은 조사에너지선(자외선)이 프로팅 게이트(306)에 조사되는 것을 방지하는 구성이면 타의 구성이 사용되어도 좋다.

제4도의 구성을 구비하는 기억소자의 구조는 UPROM(Unerasable Progra mmable ROM)으로서 알려져 있다. 에너지선의 조사시에 있어서는 메모리셀 어레이부에 에너지선(자외선)이 조사된다. 이 경우, 에너지선(자외선)은 메모리셀 어레이부에만 조사되지 않고, 타의 주변회로영역에도 조사된다. 제4도에 표시하는 기억소자의 구조를 사용하는 것에 의해, 이 에너지선차폐층(320)에 의해, 조사에너지선은 흡수 또는 반사되어, 프로팅 게이트(306)에 격납된 전지는 이 조사에너지선에서 에너지를 받는 일 없이, 이 기억소자는 기억정보를 안정하게 기억한다.

제5도는 제1도에 표시하는 프레쉬/OTP 식별회로 및 메모리판독회로의 구체적 구성을 표시하는 도면이다. 제5도에 있어서, 프레쉬/OTP 식별 메모리회로(1)은, 어드레스신호비트 A0을 그의 한쪽 도통단자에 그 게이트에 전원전압 Vcc를 받고, 또한 다른쪽 도통단자가 노드 N1에 접속되는 p채널 MOS트랜지스터(302)와, 그의 한쪽 도통단자가 접지전위에 접속되어, 또한 그의 다른쪽 도통단자가 노드 N1에 접속되어, 그 게이트에 동작전원전압 Vcc를 받는 n채널 MOS트랜지스터(304)와, 노드 N1의 전위를 얻는 인버터회로(306) 및 (308)을 포함한다. 인버터회로(308)은 상호병렬로 설치된다. 트랜지스터(304)는 상시 온상태이고, 한편 트랜지스터(302)는 어드레스비트 A0가 전원전압 Vcc보다 높은 전압레벨로 되었을 때에 도통상태로 된다.

식별 메모리회로(1)는 더욱, 그의 게이트에 전원전압 Vcc를 받고, 인버터회로( 306)의 출력을 통과되게 하는 n채널 MOS트랜지스터(310)와, Vpp/Vcc 스위치(21)의 출력과 스위치 전위간에 서로 상보적으로 접속되어, 또한 트랜지스터(310)의 출력전압을 그의 게이트에 받는 p채널 MOS트랜지스터(314) 및 n채널 MOS트랜지스터( 316)와, 트랜지스터(310)와 병렬로 설치되고, 또한 그의 게이트에 전원전압 Vcc을 받고서 인버터회로(306)의 출력 통과되게 한다. n채널 MOS트랜지스터(312)와, Vpp/V cc 스위치(21)(제1도 참조)의 출력노드와 전원전압 Vcc 간에 서로 상보적으로 접속되고, 트랜지스터(312)의 출력을 그의 게이트에 받는 p채널 MOS트랜지스터(318) 및 n채널 MOS트랜지스터(320)을 포함한다. 트랜지스터(310) 및 (312)는 상시 온상태이고, 저항으로서 또는 디커프링(decoupling) 트랜지스터로서 가능하고 트랜지스터(314 ) 및 (318)의 한쪽 도통단자에 고전압 Vpp가 인가되어, 그들의 게이트 전위가 용량결합에 의해 동작전원전압 레벨보다도 상승한 경우에는 오프상태로 되고, 이 고전압이 인버터회로(306)에 악영향을 주지 않는 기능을 구비한다.

식별 메모리회로(1)는 더욱, 고전압 Vpp에 결합되는 부하수단으로서 기능하는 저항접속된 n채널 MOS트랜지스터(322)와, 트랜지스터(322)의 출력을 그의 한쪽 도통단자에 받고 그의 게이트에 트랜지스터(314) 및 (316)으로 되는 인버터회로의 출력을 받는 n채널 MOS트랜지스터(324)와, 노드 N2와 접지전위 사이에 설치되어, 트랜지스터(318) 및 (320)의 출력전압을 그의 게이트에 받아, 프레쉬/OTPROM 식별 정보를 불휘발적으로 기억하기 위한 UPROM셀(16)을 포함한다. 이 UPROM셀(16)은, 제4도에 표시하는 구조를 구비한다. 식별 메모리회로(1)는 더욱, 인버터회로(308)의 출력을 그의 게이트에 받고, 노드 N2 와 N3을 선택적으로 접속하는 n채널 MOS트랜지스터 (326)와, 전원투입시에 그의 용량 결합에 의해 노드 N3의 전위레벨을 하이레벨에 설정하기 위한 커패시터(328)와, 노드 N3의 출력전위를 그의 게이트에 받는, Vpp/Vcc 전달노드와 접지전위간에 서로 상보적으로 접속되는 p채널 MOS트랜지스터(332) 및 (334)와, 트랜지스터(332) 및 (334)로 되는 회로의 출력을 그의 게이트에 얻는 Vpp/Vcc 전달노드와 접지전위간에 서로 상보적으로 접속되는 p채널 MOS트랜지스터( 336) 및 n채널 MOS트랜지스터(338)와, 트랜지스터(332) 및 (334)로 되는 회로의 출력을 그의 게이트에 받아, 노드 N3의 전위를 선택적으로 Vpp/Vcc 레벨에 설정하기 위한 n채널 MOS트랜지스터(330)을 포함한다. 트랜지스터(303)은, 트랜지스터(332) 및 (334)로 되는 회로의 출력에 따라 노드 N3의 전위를 설정하고, 이 트랜지스터( 332) 및 (334)로 되는 회로의 동작을 안정화하는 기능을 구비한다. 트랜지스터(332) 및 (334)로 되는 회로에서 식별신호 /OTP가 출력되어, 트랜지스터(336) 및 (338)로 되는 회로에서 식별신호 OTP가 출력된다. 신호 /OTP가 로우레벨일때는, 이 기억장치는 OTPROM으로서 기능하는 것이 표시된다. 신호 /OTP 및 OTP는 지령포트 제어기( 2)에 제공되어(정확하게는 제13도에 표시하는 WE·CE 제어논리(231)), 지령포트 제어기(2)의 동작을 선택적으로 리세트상태(동작불능상태)에 설정한다.

우선 이 식별 메모리회로(1)의 동작에 대해 설명한다. 전원투입시 또는 어드레스비트 A0가 전원전압 Vcc레벨 이하의 경우에는, 노드 N1의 전위를 로우레벨이고, 인버터회로(306) 및 (308)의 출력은 하이레벨, 또 노드 N3의 전위레벨은 커패시터( 328)에 의해 하이레벨에 있다. 노드 N2의 전위레벨은, 트랜지스터(324)가 오프상태에 있고, 또 UPROM셀(16)은 초기상태에 있어서는 소거상태에 있고, 또한 그의 게이트에 전원전압 Vcc를 트랜지스터(320)를 통하여 받아 온상태이기 때문에, 로우레벨이 된다. 커패시터(328)에 의해 주입된 전하는 초기상태시에 있어서는 UPROM셀(16)에 의해 방전되어, 노드 N3은 로우레벨로 되고, 신호 /OTP가 하이레벨, 신호 OTP는 로우레벨에 있다. 이 기억장치에 과잉소거 메모리셀이 존재하고, 에너지선(자외선) 조사를 행할 필요가 있는 경우에는, UPROM셀(16)에 데이터 ＂0＂이 기록된다.

즉, 어드레스 A0를 10V 정도의 고전압레벨에 설정한다. 이것에 의해 트랜지스터(302)가 온상태로 되고, 노드 N1의 전위레벨은 트랜지스터(302) 및 (304)의 온저항의 비로 결정되는 전압레벨로 되어, 노드 N1의 전위레벨은 인버터회로(306) 및 (308)에 의해 하이레벨로 판정되는 전위레벨로 된다. 이것에 의해, 인버터회로(306) 및 (308)의 출력이 로우레벨로 되어, 트랜지스터(326)이 오프상태로 된다. 인버터회로 (306)에서의 로우레벨의 신호에 의해, 트랜지스터(314) 및 (318)이 온상태로 되고, 트랜지스터(316) 및 (320)이 오프상태로 된다. 이것에 의해 트랜지스터(324)의 게이트에는 고전압 Vpp가 인가되고 또한 UPROM셀(16)의 제어게이트에도 고전압 Vpp가 인가된다. 노드 N2에는 트랜지스터(322) 및 (324)를 통하여 고전압 Vpp가 인가된다. 이것에 의해 UPROM셀(16)의 제어게이트 및 드레인(노드 N2)의 전위가 고전압레벨로 되고, 그의 프로팅 게이트에의 전자의 주입이 행하여져, UPROM셀(16)의 한계치전압이 정방향에 이동하고, 데이터 ＂0＂이 기록된다. 이 UPROM셀(16)에의 데이터 ＂0＂의 기록이 완료하면, 어드레스비트 A0의 고전압레벨은 로우레벨에 돌아간다. 이것에 따라서 노드 N1의 전위가 로우레벨로 되어, 트랜지스터(314) 및 (318)이 오프상태, 트랜지스터(316) 및 트랜지스터(320)은 온상태로 된다. UPROM셀(16)의 제어게이트는 트랜지스터(320)를 통하여 전원전압 Vcc가 인가된다. 데이터 ＂0＂이 기록된 경우 이 UPROM셀(16)은 이 제어게이트에 제공되는 전위에 관계없이 오프상태이다.

통상 이 식별 메모리회로(1)와 UPROM셀(16)에의 데이터의 기록후 에너지선(자외선) 조사가 실행되어, 그후 어셈브리된다. UPROM셀(16)의 기록하는 정보는 에너지선(자외선) 조사에 관계없이 유지된다. 이 노드 N2의 전위레벨은 UPROM셀(16)이 데이터 ＂0＂을 기억하고 있는 경우에는 커패시터(328)에 의해 하이레벨에 설정된다. UPROM셀(16)이 데이터 ＂1＂을 기억하고 있고, 프레쉬 메모리로서 기능하는 것을 표시하고 있는 경우에는, 이 노드 N2의 전위레벨은 로우레벨로 된다. 이 노드 N2의 전위레벨은 노드 N3, 트랜지스터(332),(334),(336) 및 (338)을 통하여 전달되어, 신호 /OTP 및 OTP로서 출력된다. 이것에 의해, 이 신호 /OTP 및 OTP가 프레쉬 메모리 /OTPROM의 품종에 따라 신호레벨이 결정된다. 신호 /OTP가 로우레벨에 있고 OTPROM로서 동작하는 경우에는 지령포트 제어기(2)의 동작이 금지된다. 통상 동작시에 있어서는, 이 어드레스비트 A0에는 최대전원전압 Vcc레벨의 전압만이 인가되지 않기 때문에, 트랜지스터(302)는 상시 오프상태이고, 이 노드 N2 및 N3의 전위레벨은 확실히 UPROM셀(16)의 기억하는 정보에 대응한 값이 된다.

다음은 이 기억장치가 프레쉬 메모리인가 OTPROM인가를 식별하기 위한 UPROM셀(16)의 기억정보를 장치외부에 판독하기 위한 구성에 대해 설명한다. 이 식별정보판독은, 제1도 및 제5도에 표시하는 메모리 판독회로(17)에 의해 실행된다. 다시 제5도를 참조하여, 메모리판독회로(17)는, 어드레스비트 A1을 그의 한쪽 도통단자에 받고, 그의 게이트에 전원전압 Vcc를 받는 p채널 MOS트랜지스터(352)와, 그의 한쪽 도통단자가 접지전위가 접속되어, 그의 게이트에 동작전원전압 Vcc를 받는 n채널 MOS트랜지스터(354)를 포함한다. 트랜지스터(352) 및 (354)의 다른쪽 도통단자는 노드 N4에 접속된다. 메모리판독회로(17)는 더욱, 노드 N4의 전위를 받는 2단의 종속접속된 인버터회로(356) 및 (358)과, 인버터회로(356) 및 (358)의 출력에 응답하고 식별번호 /OTP를 선택적으로 통과를 위한 p채널 MOS트랜지스터(360) 및 n채널 MOS트랜지스터(362)와, 인버터회로(356) 및 (358)의 출력에 응답하고, 센스회로( 7)로 판독된 데이터를 전달하기 위한 p채널 MOS트랜지스터(364) 및 n채널 MOS트랜지스터(366)를 포함한다. 트랜지스터(360) 및 (362)는 서로 병렬로 접속되어, 트랜스미션게이트를 구성하고, 트랜지스터(364) 및 (366)은 병렬로 접속되어 트랜스미션게이트를 구성한다. 트랜지스터(360) 및 (366)는 그들의 게이트에 인버터회로(356)의 출력을 받고, 트랜지스터(362) 및 (364)는 인버터회로(358)의 출력을 그들의 게이트에 받는다. 다음은 동작에 대해 설명한다.

어셈브리후에 있어, 이 기억장치의 품종을 식별하기 위해, 식별 메모리회로(1)에 기억된 정보의 판독이 실행된다. 이 식별 메모리판독모드에 있어서는, 어드레스 A1에 전원전압 Vcc보다 높은 고전압이 인가된다. 이것에 의해, 트랜지스터(352)가 온상태로 되고, 노드 N4의 전위가 하이레벨로 된다. 이것에 의해, 인버터회로(356)의 출력이 로우레벨, 인버터회로(358)의 출력이 하이레벨로 되어, 트랜지스터(360) 및 (362)가 온상태, 트랜지스터(364) 및 (366)이 오프상태로 된다. 이 온상태의 트랜지스터( 360) 및 (362)를 통하여 식별 메모리회로(1)에서의 식별신호 /OTP가 데이터비트 D0로서 출력된다. 이 신호 /OTP의 하이레벨/로우레벨을 발견하는 것에 의해, 이 기억장치가 OTPROM인가 프레쉬 메모리인가를 식별할 수가 있고, 그후의 테스트시퀀스를 결정할 수가 있다. 통상 동작시에 있어서는, 어드레스비트 A1의 전위레벨은 최대 전원전압 Vcc레벨이고, 트랜지스터(352)는 상시 오프상태이다. 이 경우, 트랜지스터(364) 및 (366)이 온상태, 트랜지스터(360) 및 (362)가 오프상태로 되어, 센스회로(7)에서 센스된 데이터가 데이터비트 D0로서 출력된다.

더욱 제5도에 표시하는 메모리판독회로의 구성에 있어서는 트랜스미션게이트를 구성하는 트랜지스터(360),(362),(364) 및 (366)의 출력이 데이터비트 D0로서 출력되도록 표시되고 있다. 이 트랜지스터(360),(362),(364) 및 (366)은 제1도에 표시하는 입출력버퍼(6)의 출력단에 설치되어도 좋고, 또 입출력버퍼(6)의 출력버퍼의 입력단에 설치되어도 좋다. 센스회로(7)에서 판독되는 데이터와 식별신호 /OTP가 선택적으로 장치외부에 출력되는 구성이면 좋다.

제6도는 제1도에 표시하는 프레쉬/OTP Vpp 전환회로(3)의 구성을 표시하는 도면이다. 제6도에 있어, 프레쉬/OTP Vpp 전환회로(3)는 식별신호 /OTP를 그의 게이트에 받는 p채널 MOS트랜지스터(380)과, 트랜지스터(380)과 병렬로 설치되어, 식별신호 OTP를 그의 게이트에 받는 n채널 MOS트랜지스터(382)와 식별신호 /OTP를 그의 게이트에 받는 n채널 MOS트랜지스터(386)와, 트랜지스터(386)과 병렬로 설치되어, 식별신호 OTP를 그의 게이트에 받는 p채널 MOS트랜지스터(384)를 포함한다. 트랜지스터(380) 및 (382)는 1개의 트랜스미션게이트를 구성하고, 외부에서 제공되는 고전압 Vpp를 통과되게 한다. 트랜지스터(384) 및 (386)은 타방의 트랜스미션게이트를 구성하고, 프로그램전압발생기(4)에서 발생된 프로그램전압을 통과되게 한다. 이 Vpp 전환회로(3)의 출력은 제1도에 표시하는 X디코더(12) 및 Y디코더(11)에도 제공된다.

데이터래치(15)에 제공되어도 좋다. 동작시에 있어, 프레쉬 메모리로서 기능하는 경우에는, 식별신호 /OTP가 하이레벨, 식별신호 OTP가 로우레벨이고, 트랜지스터( 384) 및 (386)이 온상태, 트랜지스터(380) 및 (382)가 오프상태로 되고, 프로그램 전압발생기(4)에서 발생하는 프로그램전압이 선택되어, 각 필요한 회로에 전달된다. OTPROM으로서 동작하는 경우에는, 식별신호 /OTP가 로우레벨, 식별신호 OTP가 하이레벨이고, 트랜지스터(380) 및 (382)가 온상태, 트랜지스터(384) 및 (386)이 오프상태로 되고, 외부에서 제공되는 고전압 Vpp가 프로그램전압으로서 각 회로에 전달된다. 이 구성에 의해, OTPROM으로서 기능하는 경우 지령포트 제어기(2)의 동작이 금지되어 있어도, 외부고전압 Vpp가 필요한 회로에 전달되므로, 데이터의 기록은 용이하게 실현된다.

제7도는 제1도에 표시하는 데이터래치(15)에 있어 1비트부분의 구성을 표시하는 도면이다. 제7도에 있어서, 데이터래치(15)는, 지령포트 제어기(2)에서의 스트로브신호에 응답하고 입출력버퍼(6)에서 제공된 데이터를 래치하기 위해 래치회로(390)와, 래치회로(390)의 출력에 응답하고 대응의 비트선 BL 상에 Y게이트회로(14)를 통하여 고전압 Vpp를 전달하는 n채널 MOS트랜지스터(392)를 포함한다. 입력데이터가 ＂0＂의 경우, 래치회로(390)은 하이레벨의 신호를 출력한다. 이 구성은 래치회로( 390)를 인버터래치로 구성하는 것에 의해 용이하게 실현된다.

즉, 입력데이타가 ＂0＂의 경우, 래치회로(390)의 출력이 하이레벨로 되어 트랜지스터(392)가 온상태로 된다. 트랜지스터(392)는 그의 게이트와 드레인간의 용량결합에 의해 그의 게이트전위를 승압되게 하여(셀프브트스트랩기능) 이것에 의해 비트선 BL상에 고전압 Vpp를 전달한다. 프레쉬 메모리의 경우는, 래치회로(390)의 래치동작은 지령포트 제어기(2)에서의 신호에 의해 제어되나, OTPROM으로서 동작하는 경우에는, 이 래치회로(390)는 래치동작을 행하지 않고, 입력데이터를 래치하는 일 없이 트랜지스터(392)의 게이트에 전달한다.

제8도는 제1도에 표시하는 어드레스래치(10)의 구성을 표시하는 블록도이다. 제8도에 있어서, 어드레스래치(10)는, 어드레스비트 Ai(A0~Am의 어느건가)를 지령포트 제어기(2)에서의 스트로브신호에 응답하고 래치하여, 내부어드레스비트 Ai 및 /Ai를 생성하는 래치회로(395)를 포함한다. 프레쉬 메모리로서 동작하는 경우에는, 이 래치회로(396)가 래치동작을 실행하고, 소정의 타이밍로 내부어드레스비트 Ai,/Ai를 생성한다. OTPROM로서 동작하는 경우에는, 이 래치회로(395)는 래치동작을 행하지 않고, 스루상태로 되어, 제공된 어드레스비트 Ai에서 내부어드레스비트 Ai 및 /Ai를 생성한다.

따라서, 입력어드레스비트 Ai의 변화에 따라 내부어드레스비트 Ai 및 /Ai도 변화한다. OTPROM으로서 프로그램을 실행하는 경우에는, 이 제공된 어드레스비트 A0~Am의 변화에 따라 X디코더(12) 및 Y디코더(11)이 디코드동작을 실행하여 대응의 어드레스된 메모리셀에의 데이터기록이 실행된다.

더욱 상기 실시예에 있어서는, 지령포트 제어기(2)가 외부제어신호 /CE 및 /WE의 상태의 조합에 따라, 입출력버퍼(123a)에서의 데이터를 지령코멘드로서 거두어들여 필요한 제어동작을 실행하고 있다. 이 발명은, 이와같은 지령포트 제어기(2)를 구비하는 불휘발성 반도체 기억장치뿐만 아니라, 메모리셀로서 프로팅 게이트형 트랜지스터를 1개 구비하는 불휘발성 반도체 기억장치이면 적용가능하다. 또 입출력데이터의 비트폭은 1바이트에 한정되지 않고, 타의 비트폭이 사용되어도 좋다. 더욱, 소거동작시에 있어서는, 모든 메모리셀이 동시에 소거되는 것이 아니고, 프로그램되어야 할 메모리셀만이 소거되는 구성이라도 상기 실시예와 같은 효과를 얻을 수가 있다. 즉 워드선 단위, 바이트 단위 등 또는 섹터 단위로 데이터의 소거가 실시되는 불휘발성 반도체 기억장치이라도 상기 실시예와 같은 효과를 얻을 수 있다.

상기와 같이, 본 발명에 의하면, 과잉소거상태의 메모리셀에 의해 불량품으로서 판별된 불휘발성 반도체 기억장치를 한번만 프로그램 가능한 기억장치로서 이용하는 것이 가능하게 되어, 불량품으로서 폐기되는 기억장치의 수를 대폭 저감하는 것이 가능하다.

본 발명은 상세하게 설명되었지만, 설명과 예가 동일하고 그리고 한정되지 않은 것은 명백하게 이해되고, 본 발명의 정신과 범위는 첨부 청구범위에 의해서만 제한된다.

Claims

프로팅 게이트형 트랜지스터로 구성되는 각 복수의 메모리셀이 배열된 어레이를 포함하는 불휘발성 반도체 기억장치에 있어서, 상기 어레이내에 존재하는 전기적으로 과잉소거된 메모리셀이 에너지선 조사에 의해 소거상태로 되었는가 또는 아닌가를 표시하는 정보를 기억하는 기억수단(1,16)과, 상기 어레이의 임의로 선택된 메모리셀의 데이터의 소거와 기록동작을 제어하는 프로그램제어수단(2)과, 상기 기억수단의 정보에 응답하고, 상기 프로그램제어수단(2)을 동작금지상태 또는 동작가능상태의 어느 한쪽에 설정되는 메모리형설정수단(1)을 구비한 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 기억수단(1)의 메모리형 정보의 판독을 지시하는 신호에 응답하고, 상기 기억수단(1,16)에 기억된 정보를 판독하는 판독수단(17)을 더 구비한 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 기억수단(1,16)은 UPROM(Unerasable programmable read only memory element)(16)을 포함하는 불휘발성 기억장치.
제1항에 있어서, 상기 기억수단(1)은 상기 트랜지스터에 상기 에너지선의 조사를 방지하기 위한 차폐층(320)과 도통단자(302) 그리고 제어게이트(308)를 가지는 프로팅 게이트형 트랜지스터(302,304,306,308)를 포함하는 UPROM과, 기록데이타의 지시에 응답하고 내부기록지시신호를 발생하는 수단(A0,302,304,306,310,312)과, 그리고 상기 내부기록지시신호에 응답하고, 프로팅 게이트에 반송파주입을 이르키기 위해 상기 제어게이트와 상기 도전단자를 발생하고 적용하는 기록수단 (314,316, 318 ,320,322,324)을 포함하는 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 메모리형 기억장치(1)는 제어게이트와 도통단자를 가지는 프로팅 게이트형 트랜지스터의 UPROM을 포함하고, 상기 메모리형세팅수단(1)은, 선택지령신호를 상시 발생하는 수단(302,304)과, 상기 선택지령신호에 응답하고, 선택전압을 상기 제어게이트에 적용하고 상기 메모리소자를 선택된 상태로 가져오는 수단( 306,312,318,320)과, 상기 선택지령신호에 응답하고 상기 도통단자를 제1의 노드( N3)에 접속하는 수단(308,326)과, 불휘발성 반도체 기억장치의 전원의 온에 응답하고, 상기 제1의 노드를 소정의 전위레벨에 리세트하는 수단(328)과, 상기 제1의 노드의 전위에 응답하고, 제어신호를 발생하고 상기 프로그램제어수단(2)의 동작상태를 제어하는 수단을 포함하는 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 메모리형기억수단(1)는 제어게이트와, 프로팅 게이트 그리고 도통단자를 포함하는 프로팅 게이트형 트랜지스터의 UPROM을 포함하고, 상기 메모리형세팅수단(1)은, 어드레스입력노드(A0)와 접지전위 사이에 상보적으로 접속되는 n채널 전계효과트랜지스터(304)와 p채널 전계효과트랜지스터(302)를 포함하는 제1의 회로수단(302,304)을 포함하고 그리고 그들의 게이트에 전원전위를 받는 제1의 회로수단(302,304)과, 전원전위에 프로그래밍 고전위(Vpp)를 받는 제1의 공급선과 접지전위 사이에 상보적으로 접속되는 n채널 전계효과트랜지스터(316)와 p채널 전계효과트랜지스터(314)을 포함하고, 제1회로 수단의 출력에 대응하는 출력을 발생하는 제2의 회로수단(306,314,316)과, 제1의 공급선과 전원전위 사이에 상보적으로 접속되는 n채널 전계효과트랜지스터(320)과 p채널 전계효과트랜지스터(318)를 포함하고, 메모리소자의 상기 제어게이트에 발생된 전위를 제공하기 위해 상기 제 1의 회로수단의 출력에 응답하고 프로그래밍 고전위와 전원전위중 어느것을 발생하는 제3의 회로수단( 306,318,320)과, 프로그래밍 고전위를 받고 강하하는 저항수단(322)과, 상기 제2의 회로수단의 출력에 응답하고, 메모리소자의 도통단자에 저항수단을 통하여 받은 전위를 전송하는 전계효과트랜지스터의 트랜스퍼게이트(324)와, 그리고 전계효과트랜진스터를 포함하고, 제1의 내부노드에 상기 메모리소자의 하나의 도통단자를 접속하는 전송게이트수단(308,326)을 공유하고, 그리고 상기 메모리세팅수단(1)은 상기 전원전위의 온에 응답하고, 초기전위에 제1의 내부노드를 리세팅하는 리세트수단(328)과, 그리고 상기 제1의 내부노드의 신호전위에 응답하고, 상기 프로그램제어수단의 동작상태를 결정하는 신호뿐만 아니라 상기 불휘발성 반도체 기억장치의 형을 표시하는 신호를 발생하는 수단(330,332,334,336,338)을 더욱 포함하는 불휘발성 반도체 기억장치.
제2항에 있어서, 상기 판독수단(17)은, 상기 메모리형세팅수단(1)을 통하여 공급되는 상기 기억수단의 정보를 전송하는 제1의 트랜스퍼수단(360,362)과, 상기 어레이의 선택된 메모리셀에서 판독되는 데이터를 전송하는 제2의 트랜스퍼수단( 364,366)과, 그리고 지령하는 상기 신호에 응답하고, 상기 제1트랜스퍼수단은 이네이브링하고 그리고 상기 제2의 트랜스퍼수단을 디스에이브링하는 데이터제어수단(352 ,354,356,358)을 포함하는 불휘발성 반도체 기억장치.
제7항에 있어서, 상기 판독수단(352,354,356,358)은, 지령하는 상기 신호를 받는 어드레스노드(A1)와, 상기 어드레스노드와 접지전위 사이에 상보적으로 접속되는 n채널 전계효과트랜지스터(354)와 p채널 전계효과트랜지스터(352)를 포함하고, 지령하는 신호에 응답하고 내부제어신호를 발생하는 논리게이트수단(352,354)와, 그리고 상기 내부제어신호에 응답하고, 상기 제1과 제2의 트랜스퍼수단(360,362,364,366)의 이네이브링와 디스에이브링을 제어하는 수단(356,358)을 포함하는 불휘발성 반도체 기억장치.
프로팅 게이트 트랜지스터로 구성되는 각 복수의 메모리셀의 배열된 어레이를 포함한 불휘발성 반도체 기억장치의 제조방법이고, (a) 베어상태에 있어 과잉소거상태의 메모리셀이 존재하는가 또는 아닌가를 판별하는 스텝과, (b) 상기 스텝(a)에 있어 과잉소거상태의 메모리셀이 없는 경우, 전기적인 기록과 소거가 복수회 실행될 수 있는 메모리로서의 칩을 어셈브링하는 스텝과, (c) 상기 스텝(a)에 있어 과잉소거상태의 메모리셀이 존재하는 경우, 그리고 (d) 상기 에너지선 조사후 한번만 프로그램 가능한 메모리로서 칩을 어셈브링하는 스텝을 포함하는 불휘발성 반도체 기억장치의 제조방법.
제9항에 있어서, 상기 불휘발성 반도체 기억장치는 상기 어레이에서 메모리셀의 소거와 기록동작을 제어하는 제어수단을 포함하고, 그리고 상기 방법은, 불휘발적 또는 판독가능한 태양으로 상기 칩에 제공되는 기억소자에 상기 에너지선 조사를 지령하는 정보를 기억하는 스텝과, 그리고 상기 에너지선 조사를 지령하는 상기 에너지선 조사를 지령하는 정보를 기억하는 스텝과, 그리고 상기 에너지선 조사를 지령하는 상기 기억된 정보에 따라 상기 에너지선 조사후 금지상태의 상기 제어수단으로 소거와 기록제어동작을 세팅하는 스텝을 포함하는 불휘발성 반도체 기억장치의 제조방법.
프로팅 게이트 트랜지스터로 구성되는 각 복수의 메모리셀이 배열되는 어레이를 포함하는 불휘발성 반도체 기억장치의 시험방법이고, (a) 베어칩상태에 있어 상기 어레이에 과잉소거상태의 메모리셀이 존재하는가 또는 아닌가를 판별하는 스텝과, (b) 상기 스텝(a)에 있어, 과잉소거된 메모리셀이 존재하지 않는다고 판별될 때, 해칩을 어셈브링하고 전기적으로 기록 및 소거가 복수회 가능한 메모리로서의 칩레벨에서의 양품/불량품 판별을 위한 시험을 실행하는 스텝과, (c) 상기 스텝(a)에 있어, 과잉소거된 메모리셀이 존재할 때, 그 어레이에 에너지선 조사하고 그 어레이의 메모리셀을 소거상태로 하는 스텝과, 그리고 (d) 상기 에너지선 조사에 의해 소거상태로된 칩을 어셈브링하여 한번만 프로그램 가능한 기억장치로서 칩레벨에서의 양품/불량품 판별을 위한 시험을 실행하는 스텝을 포함하는 불휘발성 반도체 기억장치의 시험방법.
제11항에 있어서, 상기 스텝(b)와 스텝(c) 사이에, 그 칩상에 메모리어레이내의 메모리셀과 다른 위치에 설치된 기억소자에, 상기 에너지선의 조사를 표시하는 정보 불휘발적 또한 판독가능한 태양으로 기억하는 스텝과, 그리고 상기 기억소자에 기억된 정보를 판독하여 그 칩이 한번만 프로그램가능한 기억장치인가 또는 아닌가를 판별하는 스텝을 포함하는 불휘발성 반도체 기억장치의 시험방법.
제11항에 있어서, 상기 불휘발성 반도체 기억장치는, 어레이내의 선택된 메모리셀의 소거 및 기록을 제어하기 위한 제어수단을 포함하고, 상기 기억소자에 기억된 정보에 따라 상기 제어수단을 동작금지상태로 설정하는 스텝을 포함하는 불휘발성 반도체 기억장치의 시험방법.