KR960000361B1 - 반도체 장치의 다층배선 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 장치의 다층배선 제조방법

제1도는 종래의 방법에 의해 형성된 2층배선의 단면도.

제2도는 제1도에 표시된 영역 A를 확대시킨 도면.

제3도의 (a) 내지 (f)는 본 발명에 따른 다층배선의 제조공정을 나타낸 단면도.

제 4도는 제 3도(f)에 표시된 영역 B를 확대시킨 도면.

* 도면의 주요부분에 대한 부호의 설명

1,10 : 실리콘 기판 2,20 : 1차 금속층

3 : 식각중단층 4 : 연결금속층

5,8 : 포토레지스트 6,30 : 층간절연막

7 : 2차 금속층

본 발명은 2층 이상의 금속배선을 필요로 하는 반도체 장치의 금속배선을 제조하는 방법에 관한 것이다.

2층 이상의 금속배선을 제조하는 종래의 방법을 1차 금속배선층이 완료된 상태에서 층간절연막(통상SiO₂)을 증착한 후 2차 금속배선층을 연결하고자 하는 영역에 포토리소그라피 및 반응성 이온식각법에 의하여 선택적으로 구멍(Via)을 뚫고 2차로 금속을 증착한 다음 다시 포토리소그라피 및 반응성 이온식각 또는 프라즈마 식각에 의하여 2차 금속배선층을 완성하였다.

제1도는 종래의 방법에 의해 형성된 2층 금속배선의 단면도를 나타낸 것으로, 도면 참조번호 10은 실리콘 기판, 20은 1차 금속층, 30은 층간절연막, 40은 2차 금속층을 각각 나타내고 있다.

금속층의 증착은 통상 PVD 방법으로 수행되는데, 이 PVD 방법은 스텝커버리지(step coverage) 특성이 나빠지는 단점이 있다.

특히, 표면의 굴곡이 많고 그 간격이 조밀할수록 또, 단차가 심할수록 이 특성은 더욱 악화된다.

금속층의 스텝커버리지 특성이 나빠지게 되면 제2도에 나타낸 바와같이 40a,40b 및 40c의 두께가 모두 상이하게 형성되어 가장 약한 부분이 먼저 단락되어 반도체 장치의 주요 고장원인이 되며, 참조번호 50과 같은 공동(cavity)이 형성되어 3층 이상의 금속배선을 형성할시 치명적인 단점으로 작용하게 된다.

또한, 그와같이 2차 금속층의 각 부위의 두께가 다르기 때문에 금속배선의 저항율도 달라지게 됨으로 소자의 신뢰성에도 문제가 생기게 된다.

따라서, 금속배선의 스텝커버리지는 반도체 소자의 수명과 신뢰성에 직접 관련있기 때문에 이 스텝커버리지의 개선은 오늘날의 다층배선 공정의 핵심이라 할 수 있다.

본 발명의 목적은 공정이 간단하며 스텝커버리지 특성을 개선하여 장치의 수명을 연장시키고 신뢰성을 향상시킬 수 있는 반도체 장치의 다층배선 제조방법을 제공함에 있다.

상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 다층배선 제조방법은 실리콘 기판상에 금속층을 증착한 후 1차 금속층의 패턴을 형성하는 공정과, 상기 1차 금속층이 형성된 실리콘 기판 상에 식각중단층과 금속층을 순차적으로 증착하고 상기 금속층을 CI 계통의 가스를 사용하는 반응성 이온식각방법으로 패터닝하여 연결금속층을 형성하는 공정과, 상기 CI 계통의 가스를 제거함과 동시에 식각중단층의 노출된 부분을 제거하도록 SF₆가스로 후처리하는 공정과, 상술한 구조의 전표면에 층간절연막을 증착한후 상기 층간절연막을 평탄화시키면서 연결금속층의 상부를 노출시키는 공정과, 상기 층간절연막과 연결금속층의 상부에 금속층을 증착한 후 2차 금속층의 패턴을 형성하는 공정을 포함한다.

이하 본 발명에 의한 다층배선의 제조방법을 첨부된 제3도 및 제4도를 참조하여 상세히 설명한다.

제3도의 (a) 내지 (f)는 본 발명에 따른 다층배선의 제조공정을 나타낸 도면이다.

제3도의 (a)는 실리콘 기판(1)상에 1차로 금속을 증착한 후 포토리소그라피와 반응성 이온식각방법으로 1차 금속층(2)을 형성하는 공정을 나타낸 단면도로서, 이공정은 종래의 방법과 동일하다.

제3도의 (b)와 (c)는 본 발명의 특징적인 공정을 나타낸 것으로, 제3도의 (b)는 1차 금속층(2)이 형성 된후 연결금속층을 형성하기 위하여, 식각중단층(3)을 증착한 후 2차로 금속을 증착하여 연결금속층(4) 형성하고, 종래의 방법에서 층간절연막(제1도의 30 참조)에 구멍을 뚫어야 할 영역을 포토레지스트(5)로 정의하는 공정을 나타낸 것이다.

상기에서 식각중단층(3)은 연결금속층(4)을 반응성 이온식각방법으로 식각할 때 1차 금속층(2)이 식각되는 것을 방지하기 위한 것이다.

그러므로, 식각중단층(3)은 1차 금속층(2)이나 연결금속층(4)과는 화학적으로 서로 다른 성질을 가져야 하며, 전기적으로는 1차 금속층(2)과 거의 같아야 한다.

즉, 식각중단층은 전기저항이 작아야 하고, 1차 금속층과의 식각선택비가 높아야 하며, 1차 금속층(2)과 연결금속층(4)과의 접착성이 우수하여야 한다.

본 발명에서는 1차 금속층(2)과 연결금속층(4)으로 알루미늄을 사용하고, 식각중단층(3)으로는 타이타늄-텅스텐을 사용한다.

제3도의 (c)는 본 발명의 가장 특징적인 공정인 연결금속층(Pillar)을 형성하는 공정을 나타낸 것으로서, CI 계통의 가스를 이용한 반응성 이온식각방법으로 종래의 기술에서 층간절연막(제1도의 30 참조)에 구멍을 뚫을 영역의 연결금속층 (4)만을 남겨놓고 나머지 부분의 금속층을 모두 제거한다.

이때, 식각중단층(3)을 이루는 타이타늄-텅스텐은 상기 CI 계통의 가스와 반응속도가 늦으므로 연결금속층(4)의 식각이 완료된 후 1차 금속층(2)이 손상되는 것을 방지한다.

상기 CI 가스는 소자 제조가 완료된 후 연결금속층(4')과 반응하여 소자의 신뢰성을 저하시키므로 상기 연결금속층(4)을 식각한 후 SF₆가스로 후처리하여 CI 계통의 가스를 제거한다.

이때, 후처리시 사용되는 SF₆가스에 의해 CI 가스가 제거됨과 동시에 상기 연결금속층(4') 하부 이외의 노출된 식각중단층(3)은 제거되어 1차 금속층(2)이 노출된다.

그러므로, 식각중단층(3)을 제거하기 위한 별도의 식각공정을 필요로 하지 않게 된다.

제3도의 (d)는 1차 금속층(2)과 연결금속층(4) 상에 중간절연막(6)을 스텝커버리지 특성이 뛰어난 CVD 방법으로 증착하고, 이 증착과정에서 생긴 굴곡을 평탄화하되, 연결금속층(4')과 이후에 증착할 2차 금속층과의 연결을 위한 연결금속층 (4')의 상부가 드러날 때까지 평탄화하는 공정을 설명하기 위한 것이다.

이 단계는 다층 배선공정에서는 필연적으로 거쳐야 하는 과정으로 포토레지스트를 이용한 에치백(etchback)공정이 통상적으로 활용된다.

이 단계에서 종래의 기술과 비교하여 특기하여야 할 사항으로는 종래의 에치백보다 패턴의 굴곡이 심하기 때문에 포토레지스트와 층간절연막의 식각선택비가 1:1로 정확히 유지되도록 하는 것이다.

제3도의 (e)는 에치백공정이 완료된 후 금속층(7)을 증착하고 2차 금속층의 패턴을 헝성하기 위한 포토 마스크(8)를 형성한다.

제3도의 (f)는 본 발명에 의하여 최종적으로 2층 배선이 완성된 상태를 나타낸 것으로, 상기 포토마스크(8)를 식각마스크로 이용하여 금속층(7)의 노출된 부분을 제거하여 2차 금속층(7')을 형성한다.

그리고, 상기 포토마스크(8)를 제거한다.

제4도는 제3도의 (f)에서 영역 B를 확대시킨 도면으로, 제2도의 40a,40b,40c와 같이 두께가 다른 부분이 없을뿐 아니라, 40d와 같은 공동이 완벽하게 제거될 수 있어 3층 및 4층 이상의 다층배선을 실현하는데 있어서 종래 기술보다 훨씬 유리한 장점이 있음을 알 수 있다.

이상에서 설명한 바와같이 본 발명은 스텝커버리지 특성을 완벽하게 해결함으로써 모든 반도체 소자의 주요 고장원인 중의 하나인 금속배선의 단락시간을 연장함으로써 금속배선의 신뢰성을 향상시키며, 또한, 연결금속층을 패터닝한 후 식각시 사용된 가스를 제거하는 후처리공정시 연결금속층이 형성되지 않아 노출된 부분의 식각중단층을 동시에 제거하므로 공정이 간단해진다.

즉, PVD 방법을 사용하는 종래의 기술을 그대로 이용하면서 유전물질과 금속의 증착순서를 바꿈으로써 1차 금속층과 2차 금속층을 연결하는 부위의 연결선의 스텝커버리지를 현저히 개선함으로써 각 부위에 증착되는 금속의 두깨를 일정하게 하여 금속배선의 단락시간을 연장하고 다층배선의 신뢰성을 향상시키며 반도체 장치의 수명을 연장시킴과 아울러 저항율을 감소시킴으로써 장치의 신뢰성을 높인다.

Claims (5)

1. 반도체 장치의 다층배선을 제조하는 방법에 있어서, 실리콘 기판(1)상에 금속층을 증착한 후 1차 금속층(2)의 패턴을 형성하는 공정과, 상기 1차 금속층(2)이 형성된 실리콘 기판(1) 상에 식각중단층(3)과 금속층(4)을 순차적으로 증착하고 상기 금속층(4)을 CI 계통의 가스를 사용하는 반응성 이온식각방법으로 패터닝하여 연결금속층(4)을 형성하는 공정과, 상기 CI 계통의 가스를 제거함과 동시에 식각중단층(3)의 노출된부분을 제거하도록 SF₆가스로 후처리하는 공정과, 상술한 구조의 전표면에 층간절연막(6)을 증착한 후 상기 층간절연막(6)을 평탄화시키면서 연결금속층(4')의 상부를 노출시키는 공정과, 상기 중간절연막(6)과 연결금속층(4')의 상부에 금속층(7)을 증착한 후 2차 금속층(7')의 패턴을 헝성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 다층배선 제조방법.
2. 제1항에 있어서, 상기 1차 금속층(2) 및 연결금속층(4)을 알루미늄으로 형성하는 것을 특징으로 하는 반도체 장치의 다층배선 제조방법.
3. 제1항에 있어서, 상기 식각중단층(3)을 타이타늄-텅스텐으로 형성하는 것을 특징으로하는 반도체 장치의 다층배선 제조방법.
4. 제1항에 있어서, 상기 식각중단층(3)을 타이타늄-텅스텐으로 형성하는 것을 특징으로하는 반도체 장치의 다층배선 제조방법.
5. 제1항에 있어서, 상기 2차 금속층(7') 패턴형성공정에서 포토레지스트와 층간 절연막(6)의 식각선택비를 1:1로 유지하는 것을 특징으로하는 반도체 장치의 다층배선 제조방법.