KR950035437A - 메모리 어드레스 회로를 구비한 역 수송 프로세서 - Google Patents

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Abstract

TDM 패킷신호 TV수신기용 역 수송 프로세서 시스템은 프로그램성분 데이타의 바람직한 페이로드를 선택적으로 추출하고 공통버퍼 메모리 데이타 입력포트로 이 데이타를 연결하기 위한 장치를 포함하고 있다. 시스템과 관련된 마이크로프로세서(19) 역시 공통 버퍼메모리(18)의 데이타 입력포트에 데이타를 연결한다. 각각의 성분 페이로드와 마이그로프로세서에 의해 생성된 데이타는 어드레스 멀티플렉서(17)에 의해 메모리 어드레스 입력포트로 적용되는 관련된 메모리 어드레스에 따라 공통 버퍼메모리의 각각의 블록에 저장된다. 해독장치(16)는 패킷 특정 해독키에 따라 페이로드 데이타를 해독하도록 포함된다. 더욱이 검출기(15)는 등록데이타를 포함하고 있는 페이로드를 검출하기 위해 포함되고 있다. 등록데이타를 포함하고 있는 페이로드는 패킷 특정 해독키를 생성하는 스마트카드로 공통버퍼메모리를 통해 검출된다. 메모리 데이타 출력포트는 각각의 프로그램성분 프로세서(21-24)로 상호 접속된 버스에 연결된다. 각각의 프로그램성분 프로세서로부터의 데이타 요구와, 성분 페이로드 소스로부터의 데이타 기록요구에 따라 판독 및 기록기능을 위한 메모리 액세스가 조정되고(17)에 따라서 유입되는 프로그램 데이타가 상실되는 일이 전혀 없으며, 모든 성분의 프로세서가 제공된다.

Description

메모리 어드레스 회로를 구비한 역 수송 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 시분할 다중화 패킷 텔레비전신호를 나타낸 도면.

Claims (19)

  1. 각각의 패킷이 식별자 SCID를 포함하는 헤더와 프로그램성분 페이로드를 포함하고, 시분할 다중화 패킷 신호 프로그램성분을 처리하기 위한 시스템에 있어서, 상기 시분할 다중화 패킷 신호의 소스(11)와:공통 버퍼 메모리(18)와:이 공통 버퍼메모리(18)의 데이타 출력포트데연결된 각각의 입력포트를 갖는 복수의 프로그램 성분 처리장치(21-24)와:복수의 소정SCID's중 하나에 의해 각각 식별된 패킷을 검출하기 위해 상기 소스에 연결된 SCID 검출기(13-15)와:상기 공통 버퍼메모리의 데이타 입력포트에 상기 복수의 소정 SCID's에 의해 식별된 패킷의 개별적인 페이로드를 인가하기 위한 수단과:상기 복수의 소정 SCID's중의 한 검출에 응답하여, 상기 공통 버퍼메모리의 각각의 블록에 각각의 프로그램성분 페이로드를 저장하기 위한 기록 어드레스를 생성하고, 상기 복수의 프로그램성분 처리장치로부터의 데이타 요구에 응답하여 상기 공통 버퍼메모리의 상기 각각의 블록으로부터 요구처리장치로 대응하는 프로그램성분 페이로드를 판독하는 어드레싱회로(17)를 구비한 것을 특징으로 하는 시분할 다중화 패킷 신호 프로그램성분 처리시스템.
  2. 제1항에 있어서, 상기 어드레싱 회로장치는 연속적인 메모리 액세스 동작중에, 상기 복수의 프로그램성분 처리장치에 의해 요구된 판독/기록기능으로 패킷 페이로드 데이타를 기록을 교대로 수행하는 것을 특징으로 하는 시분할 다중화 패킷 신호 프로그램성분 처리시스템.
  3. 제1항에 있어서, 각각의 페이로드는 SCID 특정 암호화키로 암호화되고, 상기 공통 버퍼메모리의 데이타 입력포트에 패킷의 각각의 페이로드를 인가하기 위한 수단은 SCID 특정 해독키를 생성하기 위해 소정의 수신된 패킷에 포함된 등록데이타에 응답하도록 설계된 스마트카드를 인터페이스하기 위한 스마트카드 인터페이스와:상기 공통 버퍼메모리의 상기 데이타 입력포트에 연결된 출력포트를 가지고 있으면서 대응하는 SCID 특정 해독키에 따라 각각의 페이로드를 해독하기 위한 신호 해독기를 구비한 것을 특징으로 하는 시분할 다중화 패킷 신호 프로그램성분 처리시스템.
  4. 제3항에 있어서, 1등 록데이타를 포함하고 있는 패킷이 페이로드 특정 해더를 갖춘 페이로드를 포함하고 있고, 시스템이 상기 공통 버퍼메모리의 스마트카드 블록에서 상기 등록데이타 로딩을 실행시키는 제어신호를 생성하기 위해 위상기 페이로드 특정헤더를 인식하기 위한 디코더를 더 포함하는 것을 특징으로 하는 시분할 다중화 패킷 신호 프로그램 성분 처리시스템.
  5. 제4항에 있어서, 적어도 시스템 제어기능을 수행하기 위해 응용 저장장치와 작업메모리용 상기 공통 버퍼메모리를 사용하도록 배열되는 마이크로프로세서를 더 포함하는 것을 특징으로 하는 시분할 다중화 패킷 신호 프로그램성분 처리시스템.
  6. 제1항에 있어서, 적어도 시스템 제어기능을 수행하기 위해 응용저장장치와 작업메모리용 상기 공통 버퍼메모리를 사용하는 마이크로프로세서를 더 포함하는 것을 특징으로 하는 시분할 다중화 패킷 신호 프로그램성분 처리시스템.
  7. 제1항에 있어서, 프로그램성분의 상실된 패킷의 발생을 검출하기 위한 검출기와:상실된 패킷의 검출에 따라 교정동작을 실행하기 위한 장치를 더 포함한 것을 특징으로 하는 시분할 다중화 패킷 신호 프로그램성분 처리시스템.
  8. 각각의 패킷이 식별자 SCID를 포함하는 헤더와 프로그램성분 페이로드를 포함하고, 시분할 다중화 패킷 신호 프로그램성분을 처리하기 위한 시스템에 있어서, 상기 시분할 다중화 패킷 신호의 소스(11)와:적어도 시스템 제어기능을 수행하기 위한 마이크로프로세서(19)와: 공통 버퍼메모리(18)와:이 공통 버퍼메모리의 데이타 출력포트에 연결된 개별적인 입력포트를 갖추고 있는 복수의 프로그램성분 처리장치(21-24)와:페이로드 데이타, 상기 마이크로프로세서에 의해 생성된 데이타 및, 상기 복수의 프로그램성분 처리장치의 하나에 의해 생성된 데이타를 상기 공통 버퍼메모리의 데이타 입력포트에 선택적으로 연결하기 위한 제1멀티플렉서(99)와:적어도 각각의 프로그램성분 페이로드을 위한 판독 및 기록 어드레스의 생성하기 위한 어드레스 생성회로(78)와:상기 어드레스 생성회로에 의해 생성되고, 상기 마이크로프로세서에 의해 생성되며, 상기 복수의 프로그램성분 처리장치 중 하나에 의해 생성되는 메모리 어드레스를 상기 공통 버퍼메모리의 메모리 어드레스 포트에 선택적으로 인가하기 위한 제2멀티플렉서(105)를 포함하는 것을 특징으로 하는 시분할 다중화 패킷 신호 프로그램성분 처리시스템.
  9. 제8항에 있어서, 각각의 페이로드는 상기 마이크로세서에 의해 실행되는 응용장치와 관련된 실행가능한 코드를 포함하고 있고, 상기 공통 버퍼메모리는 상기 마이크로프로세서에 의해 생성되는 데이타 뿐만 아니라 상기 실행가능한 코드를 저장하도록 조절되는 것을 특징으로 하는 시분할 다중화 패킷 신호 프로그램성분 처리시스템.
  10. 제8항에 있어서, 상기 제1멀티플렉서의 출력포트에 연결된 각각의 입력포트와 상기 시분할 다중화 패킷 신호의 상기 소스를 갖춘 제3멀티플렉서를 더 구비하고 있고, 이 제3멀티플렉서는 상기 공통 버퍼메모리를 통한 통과없이 상기 소스로부터 상기 처리장치의 하나로 페이로드를 통과시키도록 선택적으로 조절되는 것을 특징으로 하는 시분할 다중화 패킷 신호 프로그램성분 처리시스템.
  11. 제10항에 있어서, 각각의 페이로드는 SCID 특정 암호화키로 암호화되고, 페이로드는 SCID 특정 해독키를 생성하기 위해 소정의 수신된 패킷에 포함된 등록데이타에 따라 설계된 스마트카드를 인터페이스하기 위한 스마트카드 인터페이스와:상기 제1멀티플렉서의 상기 입력포트에 연결된 출력포트를 가지면서 대응하는 SCID 특정해독키에 따라 각각의 페이로드를 해독하기 위한 신호 해독키를 구비한 장치에 의해 상기 멀티플렉서의 입력포트에 연결되는 것을 특징으로 하는 시분할 다중화 패킷 신호 프로그램성분 처리시스템.
  12. 제1항에 있어서, 개별적인 패킷의 SCID's에 응답하여 상기 공통 버퍼메모리의 지시된 영역에 대응하는 패킷 페이로드를 지향시키기 위한 장치를 추가로포함하는 것을 특징으로 하는 시분할 다중화 패킷 신호 프로그램성분 처리 시스템.
  13. 각각의 패킷이 프로그램성분 데이타의 페이로드와 프로그램성분 식별자인 SCID를 포함한 헤더를 포함하고, 각 페이로드가 버퍼메모리 저장되는, 프로그램성분의 시분할 다중화 패킷을 포함하고 있는 신호를 처리하기 위한 음성/영상신호 수송 프로세서 장치에 있어서, 상기 버퍼메모리를 어드레싱하기 위한 회로장치는 시분할 다중화 패깃의 소스(12)와:소정의 식별자를 갖추고 있는 패킷을 검출하기 위해 각각의 헤더에 반응하는 검출기(15)와:복수의 프로그램성분(N 정수)의 패킷 페이로드의 저장을 위해 복수의 상기 버퍼메모리 블록을 할당하도록 복수의 N비트 스타트 및 엔드 포인터를 발생하게 프로그램된 제어장치(19)와; 각각 상기 복수의 N비트 스타트 포인터와 N비트 앤드포인터를 저장하기 위한 제1 및 제2복수의 레지스터(87, 8)와:N비트 헤드(기록)포인터를 저장하기 위한 제3의 복수의 레지스터(83)를 포함하고, 상기 제1, 제2및 제3의 복수의 레지스터중 하나인 한 세트를 레지스터가 각각의 프로그램성분에 할당되는데, 각각의 레지스터 세트는, N+M비트 기록어드레(M은 N이한의 정수)를 형성하기 위해 상기 N비트 헤드포인터와 상기 스타트포인터의 M비트를 연결하기 위한 회로와:상기 버퍼메모리의 어드레스 입력포트에 상기 개별적인 기록어드레스를 인가하기 위한 수단(82, 86, 89, 90)을 포함한 것을 특징으로 하는 음성/영상 신호 수송 프로세서장치.
  14. 제13항에 있어서, 각각의 헤드포인터가 대응하는 엔트포인터와 같은 경우를 검출하기 위한 비교기와:상기 헤드 포인터와 엔드포인터의 동일의 검출에 응답하여 상기 M+N비트 기록 어드레스의 최상위 비트 위치에서 상기 N비트 스타트 포인터를 갖고 M개의 최하위 비트 위치에서 제로를 갖는 다음 기록어드레스를 생성하는 수단을 추가로 구비한 것을 특징으로 하는 음성/영상 신호 수송 프로세서장치.
  15. 제13항에 있어서, 헤드포인터가 기록어드레스를 형성하기 위해 사용될 때 마다 각각의 헤드포인터를 1단위씩 증분하기 위한 가산기를 추가로포함한 것을 특징으로 하는 음성/영상 신호 수송 프로세서장치.
  16. 제13항에 있어서, 상기 패킷은 기본과 보조의 2형태가 있으며, 보조패킷 페이로드용 버퍼메모리 어드레스를 생성하기 위한 회로는 보조페이로드용으로 N+M(판독/기록)보조 어드레스 포인터를 저장하기 위해 각각의 프로그램어성분마다 2개씩 있는 복수의 제4레지스터와:보조페이로드의 발생을 결정하기 위한 수단과:상기 보조어드레스 포인터로부터 생성된 메모리 어드레스를 상기 버퍼메모리의 어드레스포트로 다중화하기 위한 수단을 구비한 것을 특징으로 하는 음성/영상 신호 수송 프로세서장치.
  17. 제16항에 있어서, 각각의 보조패킷헤더는 스크렘블키 CS를 포함하고 있으며, 보조 패킷 페이로드용 버퍼메모리 어드레스를 생성하기 위한 회로는 각각의 보조 패킷에서 상기 스크렘블키 CS를 검출하기 위한 검출기와:각각의 보조패킷의 관련되는 프로그램성분의 타잎과 관련된 W비트 코드를 생성하기 위한 트랜슬레이터와:상기 W비트 코드와 상기 스크렘블키 CS로 연결되는 Z비트 포인터를 생성하도록 배열된 제어장치와:각각의 메모리 어드레스 사이클 마다 1단위씩 L비트 값을 증식하기 위한 누산회로와:N+M비트보조 패킷 메모리 어드레스를 형성하도록 상기 연결된 Z비트 포인터와, W비트 코드 및 상기 스크렘블키 CS에 L비트 값을 추가하고, 상기 복수의 제4레지스터에 각각의 N+M어드레스를 로드하기 위한 수단을 포함한 것을 특징으로 하는 음성/영상 신호 수송 프로세서장치.
  18. 제17항에 있어서, 상기 성분 보조페이로드를 포함하고 있는 각 패킷의 선두에서 임의 성분의 상기 L비트 값을 소정 값으로 리세트하기 위한 수단을 추가로 포함하는 것을 특징으로 하는 음성/영상-신호 수송 프로세서장치.
  19. 각각의 패킷이 대응하는 패킷 페이로드에 포함된 프로그램성분으로 나타내기 위한 식별자를 갖고 있는 기본과 보조의 제1 및 제2타잎의 신호패킷을 처리하기 위한 패킷 신호 수송프로세서에 있어서, 패킷 페이로드를 저장하기 위한 메모리와:이 메모리에 기본 패킷의 페이로드를 저장하기 위한 메모리 어드레스를 생성하는 제1DMA(direct memory access)액세스 수단과:상기 메모리에 보조패킷의 페이로드를 저장하기 위한 어드레스를 생성함과 아울러 적어도 부분적으로 현 보조패킷과 관련된 식별자의 기능으로서 어드레스를 생성하는 제2DMA 액세스 수단을 포함한 것을 특징으로 하는 패킷 신호 수송 프로세서.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0166935B1 (ko) * 1994-11-23 1999-03-20 구자홍 엠펙2 트랜스포트 디코더 장치
KR100226528B1 (ko) * 1995-03-29 1999-10-15 가나이 쓰도무 다중화 압축화상/음성데이타의 복호장치
US5899578A (en) * 1995-12-25 1999-05-04 Sony Corporation Digital signal processor, processing method, digital signal recording/playback device and digital signal playback method
JP3269768B2 (ja) * 1996-01-16 2002-04-02 株式会社東芝 ディジタル信号受信装置
ES2333997T3 (es) * 1996-05-06 2010-03-03 Irdeto Eindhoven B.V. Acceso a informacion a traves de dispositivo de seguridad.
CA2204828C (en) * 1996-05-10 2004-11-23 Ray Nuber Error detection and recovery for high rate isochronous data in mpeg-2 data streams
FR2752350B1 (fr) * 1996-08-09 2001-06-08 Thomson Multimedia Sa Procede d'extraction de donnees dans un systeme de transmission cyclique et dispositif de mise en oeuvre
CA2216573C (en) * 1996-10-01 2006-03-14 Sony Corporation Digital tuner having ieee 1394 serial bus interface for providing a plurality of selected programs as a functional unit
US6226291B1 (en) * 1996-11-01 2001-05-01 Texas Instruments Incorporated Transport stream packet parser system
US6414726B1 (en) 1996-11-01 2002-07-02 Texas Instruments Incorporated Device for identifying packets of digital data and a receiver for digital television signals equipped with such a device
GB2329802B (en) * 1997-06-28 1999-08-18 United Microelectronics Corp Adaptive-selection method for memory access priority control in MPEG processor
EP0893913A1 (en) * 1997-07-24 1999-01-27 CANAL+ Société Anonyme Digital transport stream processing
EP1000510B1 (en) * 1997-08-01 2001-11-28 Scientific-Atlanta, Inc. Mechanism and apparatus for encapsulation of entitlement authorization in conditional access system
JP3578913B2 (ja) * 1997-09-29 2004-10-20 松下電器産業株式会社 データ一致検出装置，及びデータ選別装置
JP3389843B2 (ja) * 1997-10-17 2003-03-24 日本電気株式会社 情報処理装置におけるデジタル放送受信システム
NL1007453C2 (nl) * 1997-11-05 1999-05-07 United Microelectronics Corp Zich aanpassende kieswerkwijze voor het regelen van de geheugentoegangsprioriteit in een MPEG-processor.
US6621817B1 (en) 1999-07-06 2003-09-16 Texas Instruments Incorporated Transport packet parser
EP1096714A3 (en) * 1999-10-29 2003-04-09 Matsushita Electric Industrial Co., Ltd. Contents data conversion apparatus and method, and record medium storing contents data conversion program
WO2001037555A1 (fr) 1999-11-17 2001-05-25 Sony Corporation Procede et appareil pour le traitement de signaux numeriques et procede de creation d'une fonction d'extension
DE10035707A1 (de) * 2000-07-21 2002-01-31 Scm Microsystems Gmbh Digitales Aufnahme-und Weidergabeverfahren
DE60125297T2 (de) * 2000-09-27 2007-05-16 Texas Instruments Inc., Dallas Gerät und Verfahren für einen Sortierungmodus in einer Direktspeicherzugriffssteuerung von einer Einrichtung zur digitalen Signalverarbeitung
US6775254B1 (en) 2000-11-09 2004-08-10 Qualcomm Incorporated Method and apparatus for multiplexing high-speed packet data transmission with voice/data transmission
FR2819139B1 (fr) * 2001-01-03 2003-03-28 Canal Plus Technologies Procede et dispositif de gestion d'informations dans un systeme de communication interactif
US6868125B2 (en) * 2001-11-29 2005-03-15 Thomson Licensing S.A. Transport stream to program stream conversion
JP2003333024A (ja) * 2002-05-09 2003-11-21 Nec Corp 暗号化／復号化システム及びその暗号解読防止／改竄防止方法
US7213103B2 (en) 2004-04-22 2007-05-01 Apple Inc. Accessing data storage systems without waiting for read errors
US7366865B2 (en) * 2004-09-08 2008-04-29 Intel Corporation Enqueueing entries in a packet queue referencing packets
JP4667108B2 (ja) 2005-04-11 2011-04-06 パナソニック株式会社 データ処理装置
US7523146B2 (en) 2005-06-21 2009-04-21 Apple Inc. Apparatus and method for peer-to-peer N-way synchronization in a decentralized environment
US8495015B2 (en) 2005-06-21 2013-07-23 Apple Inc. Peer-to-peer syncing in a decentralized environment
JPWO2007099659A1 (ja) 2006-03-01 2009-07-16 パナソニック株式会社 データ転送装置及びデータ転送方法
US7797670B2 (en) 2006-04-14 2010-09-14 Apple Inc. Mirrored file system
US7860826B2 (en) 2006-08-04 2010-12-28 Apple Inc. Method and system for using global equivalency sets to identify data during peer-to-peer synchronization
US7657769B2 (en) 2007-01-08 2010-02-02 Marcy M Scott N-way synchronization of data
US7924456B1 (en) * 2007-01-12 2011-04-12 Broadbus Technologies, Inc. Data distribution and buffering
US7760562B2 (en) * 2008-03-13 2010-07-20 Qualcomm Incorporated Address multiplexing in pseudo-dual port memory
CN114595105B (zh) * 2022-05-09 2022-08-05 深圳佰维存储科技股份有限公司 Psn唯一性设计方法、装置、可读存储介质及电子设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4965825A (en) 1981-11-03 1990-10-23 The Personalized Mass Media Corporation Signal processing apparatus and methods
US4866770A (en) * 1986-07-08 1989-09-12 Scientific Atlanta, Inc. Method and apparatus for communication of video, audio, teletext, and data to groups of decoders in a communication system
US5168356A (en) 1991-02-27 1992-12-01 General Electric Company Apparatus for segmenting encoded video signal for transmission
US5289276A (en) 1992-06-19 1994-02-22 General Electric Company Method and apparatus for conveying compressed video data over a noisy communication channel
RU2153234C2 (ru) * 1992-12-09 2000-07-20 Дискавери Коммьюникейшнз, Инк. Устройство для использования в головной станции системы кабельного телевидения (варианты) и способ распределения программ абонентам в системе кабельного телевидения

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