SU903878A1 - Устройство дл динамического преобразовани адресов - Google Patents

Description

(5А) УСТРОЙСТВО ДЛЯ ДИНАМИЧЕСКОГО ПРЕОБРАЗОВАНИЯ АДРЕСОВ

Изобретение относитс  к вычисли тельной технике, в частности к системам виртуальной пам ти, и может быть использовано в вычислительных машинах и системах с виртуальной пам тью..

Известен вариант построени  аппаратуры преобразовани  адресов в системах виртуальной пам ти. Существенную часть этой аппаратуры составл ет запоминающее устройство из дескрипторных регистров, в которые операционна  система помещает соответстви  между физическими и математическими номерами страниц. Количество дескрипторных регистров равно максимально возможному дл  одной программы количеству страниц. Математический номер страницы в адресе представл ет собой фактически номер дескрипторного регистра , который должен быть использован при формировании исполнительного адреса. Инс1 ормаци , хран ща с  в

дескрипторных регистрах - это физические номера страниц. Дл  определени  физического адреса производитс  дешифрирование математического номера страницы. Выбираетс  соответствующий дескрипторный регистр, содержимое которого определ ет соответствующий физический адрес С П.

Недостатком  вл ютс  большие затраты на оборудование дл  реализации дескрипторных регистров. Поэтому такое вьшолнение аппаратуры преобразовани  применимо только в системах с очень малым количеством математических- страниц.

Наиболее близким к предлагаемому по технической сущности и достигаемому результату  вл етс  устройство дл  динамического преобразовани  адресов , содержащее регистры логического и физического адресов, пам ти ключей защиты, битов обращени  и битов изменени , схему сравнени , 39 эламент И, элемент HJlH,rpsnny элементов И), ассоциативные регистры, регистр управлени  и блок местного управлени  С 21. Однако устройство имеет большое число страничных прерываний., coyсловленное их зависимостью ОГ числа ассоциативных регистров количество которых мало по сравнен5;.ю с объемом оперативной пам ти вычислительной системы., низкую скорость работы вследствие того, что поиск замещаемой страницы производите-i управл ющей программой после обработки таблиц сегментов и таблиц стр Цель изобретени  - сокращение чи ла страничных прерываний и повышени скорости работы устройства. Поставленна , цель достигаетс  тем, что в устройство дл  динамичес кого преобразовани  адресов, содержащее регистры логического и физического адресов, буферный регистр, пам ть ключей защиты, три схемы сра нени , пам ть битов изменени , пам ть битов обращени , два элемента И, элемент ИЛИ, блок элементов И, у равл ющкй регистр и блок местного управлени , причем выход регистра физического адреса соединен со вторым входом коммутатора и с адресным входами пам ти битов изменени  и .пам ти ключей защиты, вькод которой соединен с первым входом первой схе мы сравнени , второй вход которой И информационный вход пам ти .ключе защиты соединены с выходом блока эл ментов И, первый вход которого соединен с информационным входом устройства , выход старших разр дов регистра логического адреса соединен с первыми входами второй и третьей схем сравнени  и с входом буферного регистра, выход которого соединен. со вторым входом третьей схемы срав нени , первый вход регистра физичес кого адреса соединен с выходом устройства , первый вход первого элемен та И соединен с, входом ре5кима устройства , а выходпервого элемента И соединен с первым входом элемента ИЛИ и с информационным входом пам ти битов.изменени , управл ющий вход которой соединен с выходом эле ИЛИ, выход .второго элемента И соединен с информационным входом пам ти битов обращени , группа уц равл ющих входов регистра физического адреса и управл ющие входы бло-. ка пам ти страниц, пам ти ключей защиты , второй вход первого и первый и второй входы второго элементов И, второй вход блока элементов И, второй вход элемента ИЛИ и управл ющий вход пам ти битов обращени  соединены соответственно с первой группой выходов и с первым, вторым, третьим и четвертым выходами блока местного управлени , п тый выход которого соединен с управл ющим входом блока пам ти страниц, выходы первой, второй и третьей схем сравнени , пам тей битов обращени  и изменени  и тактовый вход устройства соединены соответственно с первого по шестой входами блока местного управлени , группа разр дных выходов управл ющего регистра соединена с группой входов блока местного управлени , введены генератор расстановки блок пам ти страниц и коммутатор, причем вход генератора расстановки и вход cTapunix информа1щонных разр дов блока пам ти страниц соединены с выходом регистра логического адреса, а выход генератора расстановки соединен с первым входом коммутатора, вторым входом регистра физического адреса и с адресным входом блока пам ти страниц, вход младших информационных разр дов которого соединен с адреснь ч входом устройства, выходы старших и младших разр дов блока, пам ти страниц соединены соответственно со вторым входом второй схемы сравнени  и с третьим входом регистра физического адреса, выход регистр.а физического адреса соединен со вторым входом коммутатора, выход которого соединен с адресным входом пам ти битов обращени , шестой выход втора , треть  группы выходов блока местного управлени  соединены с управл ющим входом буферного регистра и группами управл нлцих входол генератора расстановк: коммута го;.-.;. садьмой и восьмой выходы блс;;,-,. .i.i.fTKoro управлени   вл ютс  сосг: :;.гт- SEHHO первым и вторым выходаки ,::рерываний устройства. При этом генератор расстановки .содержит блок элементов ИСКЛЮЧАЩЕЕ lilul, первый, второй регистры, коммутатор и генератор псевдослу- чайных чисел, причем вход блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом генератора расстановки , выход блока элементов ИСЮВОЧАЮ1ЦЕЕ ИЛИ соединен с первыми входами коммутатора и регистров, выхо первого из которых соединен со вто рым входом коммутатора, а выход второго регистра соединен со вторым входом первого регистра, треть входом коммутатора и входом генератора псевдослучайных чисел, выхо которого соединен со вторым входом второго регистра, управл ющие вход регистров и коммутатора соединены ,с группой управл ющих входов генератора расстановки, а выход коммутатора  вл етс  выходом генератора расстановки. Крсзме того, блок местного управлени  содержит семнадцать элементов И, дес ть элементов ИЛИ, триггер и два элемента задержки, причем первые входы первого, второго и третьего элементов И соединены соответственно с первым, вторым и третьим входами группы входов блока первые входы элементов И с четверто го по седьмой соединены с четвертым входом группы входов блока, первый, второй и третий входы восьмого элемента И соединены соответственно с шестым, вторым и п тым входами груп пы входов блока, вторые входы первого , второго и третьего элементов И и первые входы дев того, дес того и одиннадцатого элементов И соединены с шестым входом блока, четвертый вход восьмого элемента И сое динен с выходом триггера, вторые вх ды дев того и одиннадцатого элементов И соединены с выходом первого элемента ИЛИ, второй вход п того эл мента И соединен с выходом двенадцатого элемента И и с первым входом второго элемента И 51первые входы двенадцатого , тринадцатого и п тнадцатого элементов И и второй вход шестого элемента И соединены с третьим входом блока, вторые входы две надцатого, п тнадцатого и третий вход шестого элементов И соединены со вторым входом блока, четвертый вход шестого и третий вход двенадцатого элементов И соединены с шестым входом блока, второй вход тринадцатого элемента И соединен с шес TbiM входом блока, второй вход чет86 вертого, седьмого и дес того и первый вход шестнадцатого элементов И соединены с п тым входом блока, шестой вход блока соединен с первым входом третьего элемента ИЛИ и через первый элемент задержки - с третьим входом п тнадцатого элемента И, второй вход шестнадцатого элемента И соединен с выходом третьего элемента ИЛИ, третий вход четвертого элемента И соединен с выходомчетвертого элемента ИЛИ, первый вход блока соединен с четвертым входом четвертого элемента И и с третьим входом седьмого элемента И, третьи входы дес того и шестнадцатого элементов И и первый выход второй группы выходов блока соединены с выходом восьмого элемента И и со вторым входом первого элемента ИЛИ, четвертый вход седьмого элемента И соединен с выходом второго элемента ИЛИ, первый вход семнадцатого элемента И соединен с четвертым входом блока, выход дес того элемента И соединен со вторым входом семнадцатого элемента И и со вторым выходом второй группы выходов блока, .выход семнадцатого элемента И соединен с третьим выходом второй группы v, выходов блока, выход первого элеме та И соединен с первым выходом блока , шестой вход блока соединен со вторым входом третьего элемента ИЛИ и через второй элемент задержки со вторым входом четьфнадцатого элемента И, единичный.и нулевой входы триггера соединены соответственно с выходом шестнадцатого элемента И и с шестым входом группы входов блока, второй вход второго элемента ИЛИ соединен с вьпсодом тринадцатого элемента И, первый вход шестого элемента ИЛИ и второй вход п того элемента ИЛИ соединены с выходом / первого элемента И, выходы четырнадцатого и п тнадцатого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выходы первого, второго элементов И и дес того элемента ИЛИ соединены соответственно с первым, вторым и третьим выходами первой группы выходов блока, первые входы п того и дес того элементов ИЛИ соединены с выходом п того элемента И, второй вход дес foro элемента ИЛИ и первый выход третьей группы выходов блока сое-

дннены с выходом одиннадцатого элемента И, выход восьмого элемента

соединен со вторым выходом третьей группы выходов блока, второй вход шестого элемента ШМ соединен с выходом третьего элемента И, выход седьмого элемента ИЛИ . соединен с п тым выходом блока и с первым входом восьмого элемента J-ШИ, выход четвертого элемента И соединен с третьим выходом блока, выход дев того элемента ИЛИ соедииен с четвертым выходом второй группы выходов блока, п тый выход второй группы выходов блока соеди .иен с первым входом первого элемента ИЛИ, первый и второй выходы и дев того элементов ИЛИ соединены соответственно с первым и четвертым входами группы входов блока, второй вход восьмого элемента ИЛИ соединен с выходом дев того элемента И, выход п того элемента ИЛИ соединен с шестым выходом блока, выход шестого элемента И соединен с седьмым выходом блока и с шестым выходом второй группы выхоIдов блока, выход седьмого элемента И соединен с восьмым выходом блока.

На фиг. 1 -приведена структурна  схема устройства дл  динамического преобразовани  адресов-, на фиг. 2 - функциональна  схема генератора расстановки; на фиг. 3 - то же, местного блока управлени .

Устройство дл  динамического преобразовани  адресов (фиг. О содержит регистр 1 логического адреса, регистр 2 физического адреса, буферный регистр 3, пам ть 4 ключей эащиты , схемы 5-7 сравнеьш , пам ть 8 битов изменени , пам ть 9 битов обращени , -элементы И 10 и 11, элемент ИШ 12, блок элементов. И 13, управл ющий регистр 14, блок 15 местного управлени , блок 16 пам ти страниц, генератор 17 расстановки , коммутатор 18, выходы 19-29 блока 15 местного управлени , входы 30-35 блока 15 местного управлени  30-35, информационный вход 36 устройства, адресный вход 37 устройства, вход 38 режима устройства , тактовый вход 39 устройства.

Генерат.ор 17 расстановки (фиг. 2) содержит блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 40, регистры 41 и 42, коммутатор 43, генератор 44 псевдослучайных чисел.

Блок 15 местного управлени (фиг.З) содержит элемент 45 задержки, триггеры 46, элементы ИЛИ 47-49, элементы И , элементы ШШ 67-73, элемент 74 задержки.

Устройство дл  динамического преобразовани  адресов предназначено

дл  обеспечени  преобразовани  виртуальных адресов в физические адреса оперативной пам ти, а также обеспечивает определение свободной страницы в оперативной пам ти или замещающую страницу, если в оперативной пам ти свободных страниц нет.

Блок 15 местного управлени  предназначен дл  выработки управл ющих сигналов..

Пам ть 4 ключей защиты, пам ть .8 битов изменени , пам ть 9 битов обращени  и блок 16 пам ти страниц обеспечивают адресацию дл  каждой физической страницы оперативной пам ти.

В пам ти 4 ключей защиты хран тс 

значени  ключей зшциты дл  каждой физической страницы оперативной пам ти . Ключ защиты пам ти загружаетс  в пам ть 4 ключей защиты из пол  ключа защиты регистра слова состо ни  программы по адресу, определ емому номером физической страницы оперативной пам ти после загрузки виртуальной страницы в соответствующую физическую страницу оперативной пам ти. Тогда же по адресу, определ емому номером физической страницы оперативной пам ти, устанавливаетс  соответствующий бит пам ти 9

битов обращени , идентифициру  загрузку физической страницы оперативной пам ти.

После загрузки виртуальной страницы в оперативную пам ть по адресу,

который находитс  в регистре 2 физического адреса, блок 15 местного управлени  возбуждает управл ющие сигналы на вьгходах 21-23. Адрес с выхода старших разр дов регистра 2 физических адресов поступает на адресный вход пам ти битов обращени  через коммутатор 18, что обеспечиваетс  потенциалом логического нул  на выходе 27 блока 15.

Управл ющий -сигнал на выходе 21 блока 15 разрешает установление соответствующей входной информации на информационных входах пам ти 4 ключей завщты и пам ти 9 битов обращени  путем подачи потенциалов логической единицы на вторые входы блока элементов И 13 и элемента И По сигналам 21 и 22 производитс  запись входной информации в пам ть 4 ключей защиты, .пам ть 8 битов изменени  и пам ть 9 битов обращени  соответственно. Пам ть 8 битов изменени  предназначена дл  идентификации тех стр ниц, в которые вносились изменени  при выполнении рабочей программы. Поэтому после загрузки страницы в оперативную пам ть производитс  обнуление соответствующего бита пам ти 8 битов изменени , что обеспечиваетс  отсутствием сигнала на выходе 24 блока 15, который управл ет элементом И 10. При удалении страницы из оперативной пам ти производитс  очистка соответствующей  чейки пам ти 4 ключей згш)лты и пам ти 9 битов обращени  путем их обнулени . Очистка  чейки пам ти 4 ключей защиты и пам ти 9 битов обращени  производитс  аналогично записи в них информации , но сигнал на выходе 23 блока 15 местного управлени  не возбуждаетс . Поэтому нулевые значени  с выходов элементов И 11 и блока элементов И 13 записываютс  в пам ть 4 ключей защиты и пам ть 9 битов обращени . При обращении к оперативной пам ти по адресу, наход щемус  в регистре 2 физического адреса, с помо щью первой cxeNb 5 сравнени  производитс  сравнение значени  ключа защиты пам ти, присвоенного данной физической странице при загрузке ее в оперативную пам ть, со значением пол  ключа защиты пам ти регистра слова состо ни  программы. В этом случае сигнал с выхода 23 блока 15 местного управлени , управл ющий блоком элементов И 13, разрешает прохождение значени  ключа защиты пам ти слова состо ни  программы на вход первой схемы 5 сравнени . Тогд же сигнал с выхода 24 блока IS мест ного управлени  разрешает установку соответствун дего бита пам ти 8 бито изменени , если установлен триггер режима пам ти. Триггер режима пам т устанавливаетс , ecjm обращение к оперативной пам ти производитс  дл  записи информации. Генератор 17 расстановки предназначен дл  реализации алгоритмов, которые расставл Ьт (перемешивают) случайным образом определенные биты виртуального адреЬа. Регистр 2 физического адреса, генератор 17 расстановки, блок 16 пам ти страниц, буферный регистр 3 и втора  6 и треть  7 схемы сравнени  используютс  дп  ускорени  преобразовани  виртуальных адресов в физические .адреса оперативной пам ти . В буферном регистре 3 находитс  значение логического адреса последнего обращени  к оперативной пам ти, а в регистре 2 физического адреса -. соответствующий этому логическому адресу физический адрес страницы оперативной пам ти. Если при последующем обращении к оперативной пам ти третьей схемой 7 сравнени  путем сравнени  содержимого старших разр дов регистра 1 логического адреса и буферного регистра 3 установлено, что предыдущее обращение к пам ти производилось по тому же логическому адресу, то соответствующий физический адрес страницы находитс  в старших разр дах регистра 2 физического адреса, а адрес внутри страницы определ етс  содержимым младших разр дов регистра 1 логического адреса . Если схемой 7 сравнени  установлено несовпадение содержимого старших разр дов регистра 1 логического адреса и буферного регистра 3, то переа;д,ресаци  выполн етс  с помощью генератора 17 расстановки, блока 16 пам ти страниц ц второй схемы 6 сравнени . В старших разр дах блока 16 пам ти страниц хран тс  логические адреса, а в младших разр дах блока 16 пам ти страниц - соответствующие им физические адреса оперативной пам ти. Количество  чеек в блоке 16 пам ти страниц соответствует количеству физических страниц во всем объеме оперативной пам ти. Заполнение блока 16 пам ти страниц управл етс  генератором 17 расстановки путем перемешивани  случайным образом битов старших разрадов регистра 1 логического адреса, чтобы выбрать  чейку блока 16 пам ти страниц , содержимое которой определ етсоответствие между логическим и физическим адресами, и в которой с наибольшей веро тностью находитс  требуемый логический адрес, поскольку несколько значений логических адресов могут иметь одно и то же значение расстановки,Алгоритм расстановки, примен емый в генераторе 17 расстановки дл  определени  адреса входа в блок 16 пам ти страниц, использует блок эле ментов ИСКТПОЧАЮЩЕЕ ШШ 40, на вход которого поступают в обратном пор дке m мл 1дцшх битов с выхода ста ших разр дов регистра I логического адреса ( .- количество физиЧеских страниц во всем объеме опера тивной пам ти) блока. Значени  с вы хода блока элементов ИСЮШЧАЮЩЕЕ .ШП 40 через коммутатор 43 поступают на адресный вход блока 16 пам ти страниц . Преобразование виртуальных адресов с помощью генератора 17 расстановки , блока 16 пам ти страниц и схемы 6 сравнени  осуществл етс  сл дующим образом. По содержимому старших разр дов регистра 1 логического адреса генер тор 17 расстановки выбирает одну на  чеек блока 16 пам ти страниц, содержимое которой поступает на выход блока 16. Значение выбранной  чейки , соответствующее логическому адресу , сравниваетс  схемой сравнени  6 с содержимым старших разр дов регистра 1 логического адреса. Если сравнение произошло, то в старшие разр ды регистра 2 физического адреса переписьшаетс  значение физического адреса с выхода младших раз р дов блока 16 пам ти страниц, а ад рес внутри странищ) определ етс  со держимым младших разр дов регистра I логического адреса 1. Если совпадение не произошло, то вырабатываетс  сигнал страничного прерывани , и в первый и второй регистры 41 и 42 генератора 17 расстановки записы ваютс  значени  с выхода блока элементов ИСЮЛОЧАЩЕЕ ИЖ 40 генератора 17 под действием управл ющего сигнала 25. Во врем  программной обработки страничного прерьтани  с помощью ре гистра 2 физического адреса,тенера тора 17 расстано зки, блока 16 пам ти страниц, пам ти 8 битов изменени  и пам ти 9 битов обращени  опре дел етс  физический адрес свободной страницы в оперативной пам ти или, если свободной страницы нет, физический адрес страницы, котора  возможно будет замещатьс . Во врем  одного цикла поиска выполн етс  следующее. Под действием управл ющего сигнала на выход коммутатора 43 генератора 17 расстановки поступает содержимое регистра 41. Это значение с выхода генератора 17 расстановки поступает на адресный вход блока 16 пам ти страниц и через коммутатор 18 - на адресный вход пам ти 9 битов обращени . Содержимое выбранной  чейки пам ти 9 битов обращени , поступающее в блок 15 местного управлени , указывает , свободна ли страница опера:тивной пам ти, адрес которой находитс  ;В регистре 41 генератора 17 расстановки . Содержимое младших разр дов выбранной  чейки блока 16 пам ти записываетс  в старшие разр ды регистра 2 физического адреса. Если страница , адрес которой находитс  в регистре 41 генератора 17 расстановки, свободна, то поиск заканчиваетс , а содержимое регистра 41 переписываетс  в регистр 42. Если страница загружена, то на адресные входы пам ти 8 битов изменени  и пам ти 9 битов обраи ени  поступает содержимое старших разр дов регистра 2 физического адреса. Содержимое выбранной  чейки пам ти 9 битов обращени , поступающее в блок 15 местного управлени , ука:зьшает, свободна  ли страница оперативной пам ти, адрес которой находитс  в старших разр дах регистра 3 физических адресов, Если страница свободна, то поиск заканчиваетс  и содержимое регистра 41 переписьшаетс  в регистр 42, а если страница загружена, то содержимое выбранной  чейки пам ти 8 -битов изменени  указывает, вносились ли изменени  в страницу, физический адрес которой находитс  в старших разр дах регистра 2 физических адресов. Эта проверка наличи  страницы оперативной пам ти производитс  поому что при удалении страницы из перативной пам ти очистки блока 16 ам ти страниц не производитс . Если загруженную страницу, физический дрес которой находитс  в регистре

2 физического адреса, не вносились изменени , то содержимое регистра 41 переписьшаетс  в регистр 42, а в регистр 41 записываетс  сформированное генератором 44 псевдослучайных чисел значение. Если изменени  вносились , то в регистр 41 записываетс  сформированное генератором 44 псевдослучайных чисел значение. Далее , если возможно, процесс поиска повтор етс .

Генератор 44 псевдослучайных чисел генератора 17 расстановки предназначен дл  формировани  псевдослучайных чисел и реализации алгоритма.

Per. 41-цела  часть от

(SAPer.m)vv. .

где количество физических страниц во всем объеме оперативной пам ти

Поэтому первый вход генератора 44 псевдослучайных чисел соединен с выходом регистра 41, а второй вход соединен цепью сдвига на два разр да в сторону старших разр дов с выходом регистра 41, тем самым формиру  п тикратно увеличенное значение , наход щеес  в регистре 41.

При таком методе поиска дл  нахождени  адреса свободной страницы в каждом цикле производитс  две пробы. Если свободна  страница не , то физический адрес замещаемой страницы выбираетс  только из тех страниц, физические адреса которых наход тс  в блоке 16 пам ти страниц, так как при замене страницы ее логический адрес выбираетс  из блока пам ти страниц. Такой алгоритм замещени  страниц не приводит к удалению тех страниц, которые были загружены в оперативную пам ть по абсолютным адресам, например , программы операционной системы .

Устройство дл  динамического преобразовани  адресов .работает в п ,ти режимах следующим образом.

Режим работы устройства дл  динамического преобразовани  адресов определ етс  установкой соответствующих битов управл ющего регистра 14.

Первый режим - переадресаци .

В режиме переадресации, когда установлен первый разр д управл ющего регистра 14, в регистре 1 логического адреса хранитс  логический адрес, который необходимо преобразовать , в буферном регистре 3 - логический адрес предыдущего обрацени  к оперативной пам ти, а в регистре 2 физического адреса - соответствующий ему физический адрес страницы оперативной пам ти. При наличии управл ющих сигналов 23, 25 и

27, которые устанавливаютс  при установке первого разр да управл ющего регистра 14 через элементы ИЛИ 70, 71 и 73, соответственно, код ключа защиты из регистра слова состо ни 

программы через элементы И 13 группы поступает на вход первой схемы 5 сравнени , сформированный группой элементов ИСЮ1ЮЧА101ЦЕЕ ИЛИ 40 генератора 17 расстановки адрес обращени  к блоку 16 пам ти страниц через коммутатор 43 поступает на выход генератора 17 расстановки, а на вход пам ти 9 битов обращени  поступает содержимое регистра 2 физического

адреса.

Во врем  действи  тактовогоимпульса СО производитс  сравнение содержимого старших разр дов регистра 1 логического адреса с содержимым буферного регистра 3, чтение значени  клю ча защиты пам ти из пам ти 4 ключа защиты и чтение идентификатора наличи  страницы в пам ти из пам ти 9 битов обращени  по адресу, наход щемус  в регистре 2 физического адреса , а также чтение из блока 16 пам ти страниц с последуютщм сравнением содержимого старших разр дов блока 16 и регистра I логического

адреса .

1

Claims (2)

1.Карцев М.А. Архитектура цифровых вычислительных машин. М«, Наука, 1978, с. 158-160.

2.Катцан Г. Вычислительные машины cHCTehfti 370. М., Мир, 1974,

с. 410-436 (прототип).

нг.г

J

J5