KR950015728A - 표면 실장형 반도체 장치 - Google Patents
표면 실장형 반도체 장치Info
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
본 발명은 이형상 재료를 이용함으로써, 패키지의 소형화가 가능하게 됨과 동시에, 단자간 거리를 증대할 수 있는 표면 실장형 반도체 장치를 얻고자 하는 것이다.
리드(2)가 두께가 두꺼운 부분(6)과 두께가 얇은 부분(7)으로 구성된다. 리드(2)는 만곡 가공이 행해지지 않고, 평판상태 그대로 된다, 두께가 두꺼운 부분(6)은 수지(4)의 외부로 도출되어 접속단자가 되고, 두께가 얇은 부분(7)은 수지(4)의 내부에 몰드된다, 두께가 두꺼운 부분(6)의 이면은 수지(4)의 표면과 동일 표면을 구성하도록 노출한다, 노출표면은 리드(2)가 두께가 얇은 부분(7)으로 변하는 부분에서 종단된다, 리드(2)와 리드(2)와의 거리 간격이 좁은 부분은 두께가 얇은 부분(7)으로 구성한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 실시예를 도시하기 위한 (A) 단면도, (B) 이면도,
제2도는 본 발명의 제2 실시예를 도시하기 위한 (A) 단면도, (B) 이면도.
Claims (2)
- 리드프레임에 반도체 칩을 탑재하여 수지 몰드한 표면 실장형 반도체 장치에 있어서, 리드가 두께가 두꺼운 부분과 두께가 얇은 부분으로 이루어지고, 상기 두께가 두꺼운 부분은 상기 수지의 내부에서 외부로 도출되어 외부 접속 단자가 되며, 또한 이면이 상기 수지의 표면과 동일 평면을 구성하도록 노출하고, 상기 두께가 두꺼운 부분에 연속하는 두께가 얇은 부분이 수지 내부에 밀봉되어 상기 두께가 두꺼운 부분의 노출 표면이 종단되어 있는 것을 특징으로 하는 표면 실장형 반도체 장치.
- 제1항에 있어서, 상기 반도체 칩을 탑재하는 부분과 상기 리드가 상기 두께가 얇은 부분에서 가장 접근되어 있는 것을 특징으로 하는 표면 실장형 반도체장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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- 1994-11-22 KR KR1019940030737A patent/KR100208635B1/ko not_active IP Right Cessation
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