KR950014723B1 - 룰 변경이 가능한 퍼지제어장치 및 그 동작방법과 퍼지추론에 의하여 절환제어되는 제어시스템 및 그 제어방법 - Google Patents

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노부또모 마쯔나가
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Abstract

내용 없음.

Description

[발명의 명칭]
룰 변경이 가능한 퍼지제어장치 및 그 동작방법과 퍼지추론에 의하여 절환제어되는 제어시스템 및 그 제어방법
[도면의 간단한 설명]
제1도 내지 제3도는 본 발명에 따른 룰변경이 가능한 퍼지제어장치의 제1실시예를 나타내는 것이다.
제1도는 퍼지제어장치의 전기적 구성을 나타내는 블럭도이다.
제2도는 제1도에 있어서 각 회로의 동작을 나타내는 타임챠트이다.
제3도는 본 발명을 소프트웨어로서 표현한 실시예를 나타내고, 퍼지제어장치의 동작제어의 처리순서를 나타내는 플로우챠트이다.
제4도 내지 제10도는 본 발명에 따른 룰변경이 가능한 퍼지제어장치의 제2실시예를 나타내는 것이다.
제4도는 퍼지제어장치의 구성을 나타내는 블럭도이다.
제5도는 제4도의 추론부에 포함되는 회로 일부와 그것들의 상호관계를 나타내는 회로도이다.
제6도는 멤버쉽 함수회로의 구체적인 구성예를 나타내는 회로도이다.
제7도는 멤버쉽 함수회로의 입출력 특성을 나타내는 그래프이다.
제8도는 스위치 매트릭스를 사용하여 실현한 퍼지멤버쉽 함수발생회로를 나타내는 회로도이다.
제9도는 제8도에 도시된 기호의 구체적인 구성을 나타내는 것이다.
제10도는 본 발명을 소프트웨어로서 표현한 실시예를 나타내고, 퍼지제어장치의 동작제어의 처리순서를 나타내는 플로우차트이다.
제11도 내지 제16도는 본 발명에 따른, 퍼지추론에 의하여 절환제어되는 제어시스템의 실시예를 나타내는 것이다.
제11도는 제어시스템의 전체 구성을 나타내는 블럭도이다.
제12도는 입력 데이타의 멤버쉽 함수의 예를 나타내는 그래프이다.
제13도는 계수의 멤버쉽 함수의 예를 나타내는 그래프이다.
제14a 내지 e도는 룰의 예를 나타내는 것이다.
제15도는 복수의 제어장치의 역할을 직교 좌표계상에 나타낸 것이다.
제16도는 다른 실시예를 나타내는 블럭도이다.
[발명의 상세한 설명]
[기술분야]
본 발명은 퍼지추론 실행중(가동중)에 룰의 변경이 가능한 퍼지제어장치 및 그 동작 방법, 1개의 제어대상을 제어하기 위한 복수의 제어장치를 갖춘 시스템, 특히 복수의 제어장치의 절환이 퍼지추론결과에 의해 제어되는 제어시스템 및 그 제어방법에 관한 것이다.
[배경기술]
퍼지추론장치는, 제어대상으로부터의 제어량을 입력하여 이른바 모더스 포넨스의 퍼지추론을 실행하고, 제어대상에 부여할 조작량(퍼지제어출력)을 출력한다. 이 퍼지추론은 If, then 형식의 제어룰(If, then룰)에 의하여 표현되는 것이 많다.
퍼지제어장치에는 퍼지추론의 실행중(가동중)에 수동 또는 원격조작에 의하여 제어룰을 변경할 수 있는 것이 있다. 이러한 퍼지제어장치에서는 변경된 룰의 내용 여하에 따라 퍼지제어출력이 급격하게 변화할 가능성이 있다. 퍼지제어 출력이 급격하게 변화하면, 제어대상에 악영향을 미칠 우려가 있다.
한편, 상태에 따라 다른 특성을 가지는 제어대상에 적절하게 대응하고 제어의 정도를 향상시키기 위하여, 1개의 제어대상을 복수의 제어장치를 사용하여 제어하는 시스템이 제안되고 있다. 이러한 제어시스템에서는, 복수의 제어장치중 어느 제어장치에게 제어대상의 제어를 담당시킬 것인지를 산술적으로 표현된 연산식을 사용하여 결정하거나, 조작자의 수동 조작에 의하여 절환하거나 하였다.
그러나 산술연산을 사용한 담당제어장치의 결정과 그것에 의한 절환에 의하면, 제어장치를 절환하는 타이밍을 산술적으로 정확하게 표현하거나 평가하는 것이 곤란하고, 정밀도가 높은 절환을 하는 것이 어렵다는 결점이 있다.
조작자에 의한 수동 절환에서는 절환 타이밍의 재현성이 나쁘고, 제어 결과에 불균형이 생긴다는 문제점이 있다. 예를들면, 이동 물체의 동작을 제어하는 경우, 원활한 동작제어를 할 수 없다는 문제가 생긴다. 물품 제조과정의 제어인 경우는, 제조된 제품의 품질에 불균형이 생긴다.
[발명의 개시]
본 발명은, 가동중에 룰이 변경된 경우라도, 퍼지제어 출력을 원활하게 변화시킬 수 있는 퍼지제어장치및 그 동작방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 제어출력이 급변할 우려가 없는 조건하에서만 룰 변형을 가능하게 하는 퍼지제어장치 및 그 동작 방법을 제공하는 것을 목적으로 한다.
본 발명은 1개의 제어대상을 제어하는 복수의 제어장치 사이에서 절환을 항상 적절하게 행할 수 있는 제어시스템 및 제어방법을 제공하는 것을 목적으로 한다.
본 발명에 따라 룰 변경이 가능한 퍼지제어장치는, 가동중에도 룰 변경이 가능한 퍼지추론 수단과, 룰 변경 직전의 퍼지추론출력을 기억하는 수단과, 기억된 룰변경 직전의 퍼지추론출력과 룰변형 후의 퍼지추론출력을 합성하여 이것을 퍼지제어출력으로서 출력하는 합성출력수단 및, 룰변경시점으로부터 시간이 경과할수록 상기 합성출력수단의 퍼지제어출력에 있어서 룰변경 직전의 퍼지추론출력의 비율은 서서히 작아지는 반면, 룰변경 후의 퍼지추론력의 비율은 서서히 커지도록 상기 합성출력수단의 합성비를 변경하여, 룰변경시점에서 소정시간이 경과한 후에는 룰변경후의 퍼지추론출력이 퍼지제어출력으로서 출력되도록 제어하는 수단을 갖추고 있는 것을 특징으로 한다.
본 발명에 따라, 가동중에도 룰변경이 가능한 퍼지추론수단을 포함하는 포지제어장치의 동작방법은, 룰을 변경할때에, 룰변경 직전의 퍼지추론 출력을 기억하고, 룰변경후는 기억된 룰변경 직전의 퍼지추론출력과 룰변경 후의 퍼지출론 출력을 합성하여 퍼지제어출력을 발생하고, 룰변경 시점으로부터 시간이 경과할수록 퍼지제어출력에 있어서의 룰변경 직전의 퍼지추론출력의 비율은 서서히 작아지는 반면 룰변경 후의 퍼지추론 출력의 비율은 서서히 커지도록 합성비를 변경하고, 룰변경 시점에서 소정시간이 경과한 후에는 룰변경후의 퍼지추론출력을 퍼지제어출력으로서 출력하는 것을 특징으로 한다.
본 발명에 의하면, 퍼지제어장치를 룰이 변경되었을때에 보유되어 있던 룰변경 직전의 퍼지추론출력과 룰변경후의 퍼지추론출력이 합성되 이 합성에서 룰변경 후의 추론출력의 비율은 서서히 커지는 반면 룰변경 직전의 퍼지추론의 비율은 서서히 작아지므로, 퍼지제어출력은 룰변경 직전의 값에서 룰변경 후의 값으로 원활하게 변화하고, 따라서 급격하게 변화하는 것이 없어진다. 결국, 제어대상에 악형향을 미치지 않는다.
또한, 퍼지추론의 출력을 처리하고 있으므로, 룰수나 입력수와는 관계가 없다. 따라서 퍼지추론수단의 구성을 변경할 필요가 없어지므로, 퍼지제어장치의 구성이 복잡하게 되지도 않는다.
본 발명에 따른, 변경이 가능한 퍼지제어장치는, 가동중에 룰변경이 가능한 퍼지추론수단과, 변경할 새로운 룰을 나타내는 코드를 보유하는 룰 보유수단과, 상기 퍼지추론수단에 있어서 전건부(前件部)의 멤버쉽 함수에 대한 입력신호의 적합도가 룰변경을 위한 허용범위내에 있는지를 판단하는 판단수단 및, 입력신호의 적합도가 상기 허용범위내에 있다고 판단되었을 때에 상기 룰보유수단에 보유되어 있는 새로운 룰의 코드를 상기 퍼지추론수단에 부여하고, 상기 허용범위내에 없다고 판단되었을 때에는 상기 룰의 코드를 상기 퍼지추론수단에 부여하는 것을 금지시키는 제어수단을 갖추고 있는 것을 특징으로 한다.
본 발명에 따라 가동중에도 룰변경이 가능한 퍼지추론수단을 포함하는 퍼지제어장치의 동작방법은, 변경할 새로운 룰을 나타내는 코드가 부여되었을 때에 이것을 보유하고, 룰변경 지령이 부여되었을 때에 상기 퍼지추론수단에 있어서 전건부의 멤버쉽 함수에 대한 입력신호의 적합도가 룰변경을 위한 허용범위내에 있는지를 판단하고, 입력신호의 적합도가 상기 허용범위내에 있다고 판단되었을 때에 보유되어 있는 새로운 룰의 코드를 상기 퍼지추론수단에 부여하고, 상기 허용범위외에 있다고 판단되었을 때에는 상기 룰의 코드를 상기 퍼지추론수단에 부여하는 것을 금지시키는 것을 특징으로 한다.
본 발명에 의하면, 퍼지제어장치의 룰을 변경할 지령이 부여되었을 때에, 전건부의 멤버쉽 함수에 대한 입력신호의 적합도가 룰변경을 위한 허용범위내에 있는지가 판단되고, 허용범위내에 있는 경우에만, 즉 룰이 변경되어도 퍼지추론출력이 급격하게 변화하지 않는다고 판단되었을 때만, 룰변경이 행하여진다. 이 때문에 룰변경에 의한 제어출력의 급격한 변화에 의하여 제어대상에 악영향을 미치는 것이 방지된다. 변경되어져야 할 새로운 룰을 설정하여 두면, 룰이 변경되어도 퍼지추론출력에 급격한 변화가 생기지 않는지의 여부가 자동적으로 판단되고, 조건이 만족되면 룰변경이 실행되므로, 복잡한 감시 또는 체크 등이 불필요하게 되어 룰변경을 위한 소요 시간이 단축된다.
본 발명에 따라 퍼지추론에 의해 절환제어되는 제어시스템은, 1개의 제어대상을 제어하기 위한 각각 다른 역할을 가지는 상호 독립적인 복수의 제어장치와, 이들 복수의 제어장치에 대한 출력의 합성비에 관한 파라미터를 퍼지추론에 의하여 구하는 파라미터 결정수단 및, 상기 파라미터 결정수단에 의해 결정된 파라미터에 따라 상기 복수의 제어장치의 출력을 합성하여 상기 제어대상에 부여할 조작량을 생성하는 합성수단을 갖추고 있다.
상기 파라미터는 상기 복수의 제어장치의 출력을 합성하기 위한 가중치 계수이어도 좋다. 상기 파라미터는 상기 복수의 제어장치중 어느것을 선택하기 위한 데이타이어도 좋다. 이 경우에 상기 합성수단은 선택된 제어장치의 출력을 조작량으로서 출력한다.
상기 제어장치로서, PID 제어장치 등의 선형 제어장치, 또는 퍼지제어장치와 같은 비선형 제어장치 등을 사용할 수 있다. 상기 복수의 제어장치중 1개 또는 몇개를 PID 제어장치로 하고 그 나머지는 퍼지제어장치로 하여도 좋다.
본 발명에 따라 퍼지추론에 의하여 절환제어되는 제어시스템의 제어방법은, 1개의 제어대상을 제어하기 위한 각각 다른 역할을 갖는 상호 독립적인 복수의 제어장치를 구비하는 제어시스템에서, 상기 복수의 제어장치에 대한 출력의 합성비에 관한 파라미터를 퍼지추론에 의해 결정하고, 결정된 파라미터에 따라 상기 복수의 제어장치를 출력을 합성하고, 이 합성한 값을 조작량으로서 제어대상에 부여하는 것을 특징으로 한다.
본 발명에 따라 퍼지추론에 의해 절환제어되는 제어시스템은 제어대상에 관한 데이타가 부여되었을 때에 각각 독립적으로 조작량 데이타를 출력하는 복수의 제어장치 및, 이들 복수의 제어장치중 제어대상에 관한 데이타를 부여할 제어장치를 퍼지추론에 의해 결정하는 선택 수단을 구비하고 있는 것을 특징으로 한다.
본 발명의 제어시스템 및 제어방법에 따르면, 퍼지추론에 의해 복수의 제어장치중 1개의 제어장치를 선택하거나 또는 복수의 제어장치에서 출력되는 데이타를 적절하게 합성하여 이것을 조작량으로서 제어대상에 부여할 수 있으므로, 복잡한 특성을 갖는 제어대상을 원활히 그리고 정밀하게 제어할 수 있다. 절환이나 합성비의 결정은 퍼지추론에 의하여 행하여지므로, 복잡한 수치 연산식을 사용할 필요없이, 숙련기술자의 노하우로 되어 있는 알고리즘을 그대로 퍼지룰로 표현하여 제어를 행할 수 있다. 따라서 간단한 구성으로 높은 정밀도의 제어가 가능하게 된다.
발명을 실시하기 위한 최량의 형태
[실시예 1]
제1도는 본 발명에 따른 룰변경이 가능한 퍼지제어장치의 실시예를 나타내는 것이고, 퍼지제어장치의 전기적 구성을 나타내는 블럭도이다. 제2도는 제1도에 도시된 각 회로의 동작을 설명하기 위한 타이밍 챠트이다.
퍼지제어회로(10)는 퍼지제어기, 퍼지추론장치 등으로 불리우고, 소정의 룰(If, then 률)에 따라 퍼지추론을 실행하는 것이다. 퍼지제어회로(10)에는 퍼지추론을 위한 전용 디바이스(아날로그 타입이냐, 디지탈 타입이냐는 문제되지않음)(예를들면 닛케이(日經)일렉트로닉스 1987년 7월 27일, 제148항 내지 152항, 닛케이(日經) 맥크로우힐사를 참조) 뿐만 아니라, 퍼지추론을 실행하도록 프로그램된 바이너리 타입의 컴퓨터프로세서 등을 포함한다.
퍼지에어회로(10)는 설정된 룰에 따르고, 부여되는 제어입력(제어량, 또는 목표치와 제어량의 편차 등)에 따라 퍼지추론을 행하고, 그 결과인 퍼지추론출력을 발생한다. 이 퍼지추론출력은 샘플/홀드회로(13) 및 후술하는 출력절환회로(20)의 계수기(또는 증폭회로)(22)에 부여된다.
샘플/홀드회로(13)는 스위칭 회로(14), 콘덴서(15) 및 버퍼 증폭기(16)로 구성된다. 버퍼 증폭기(16)의 입력단자는 스위치 회로(14)를 거쳐 퍼지제어회로(10)의 출력단자에 접속되고, 한쪽단이 접지되어 있는 콘덴서(15)에 접속되어 있다. 스위치 회로(14)는 후술하는 타이밍제어회로(12)에서 부여되는 제어신호에 의하여 온/오프 제어된다. 샘플/홀드회로(13)의 출력은 출력절환회로(20)의 계수기(또는 증폭회로)(21)에 부여된다.
퍼지제어회로(10)의 퍼지추론을 위한 제어룰은 룰설정 스위치장치(11)에 의하여 설정된다. 룰 설정 스위치 장치(11)에 의하여 설정된 룰은 스위치(SW)가 온으로 되었을 때에 퍼지제어 회로(10)에서 판독된다. 룰 설정 스위치 장치(11)내의 스위치의 절환등에 의하여 제어룰의 변경도 가능하다. 스위치(SW)는 타이밍 제어회로(12)에서출력되는 설정판독신호에 의해 온으로 된다.
출력절환회로(20)는 함수발생회로(23)와, 전술한 계수기(21, 22) 및, 이 계수기(21 및 22)의 출력을 가산하는 가산기(25)로 구성되어 있다. 함수발생회로(23)는, 타이밍제어회로(12)로부터 부여되는 트리거 신호에 동기하여 급격히 상승하고 그후 시간의 경과와 함께 레벨이 서서히 감소하는 함수신호(예를들면 직선적, 지수 함수적 또는 계단상응로 감소하는 것)를 출력한다. 함수 발생회로(23)에서 출력되는 함수신호는 계수기(21) 및 (22)에 부여되어, 그 계수(또는 게인) α 및 1-α를 변화시키고 타이밍 제어회로(12)에도 부여된다. 계수 α는 1~0 범위의 값을 취하고, 상기 함수신호와 마찬가지로 변화한다. 함수발생회로(23)에는 출력되는 함수신호의 시정수를 조정하기 위한 가변 저항기(24)가 설치되어 있다. 이것에 의하여 경과 시간에 대한 함수치의 감소 비율을 적절하게 정할 수 있다. 가산기(25)의 출력은 제어 대상에게 부여되는 제어출력(조작량)으로 된다.
퍼지제어회로(10)의 동작중에 그 제어를 변경할 때에는 조작하는 룰설정스위치장치(11)내의 스위치를 소망의 룰이 설정되도록 절환한다. 그리고 룰을 변경할 시점에서 변경 트리거 신호를 타이밍제어회로(12)에 부여한다.
이 변경트리거신호의 상승에 동기하여 타이밍제어회로(12)로부터 샘플/홀드회로(13)의 스위치 회로(14)에 제어신호가 부여된다. 이것에 의하여 스위치 회로(14)는 오프로 된다. 따라서 스위치 회로(14)가 오프로 되기 직전(즉 룰변경 직전)에 퍼지제어회로(10)의 퍼지추론출력(전압)이 콘덴서(15)에 보유된다.
다음에 변경트리거신호의 하강에 동기하여 스위치(SW)에 설정기입신호가 부여된다. 이것에 의하여 스위치(SW)가 일시적으로 온으로 되고, 룰설정스위치장치(11)에 설정된 새로운 룰이 퍼지제어회로(10)에 취입되고, 이후부터 퍼지제어회로(10)는 새롭게 설정된 룰에 따라 퍼지추론을 실행한다
변경트리거신호의 하강시점에서 타이밍제어회로(12)로부터 트리거신호가 함수발생회로(23)에 부여되고, 이 회로(23)는 순간적으로 상승(이때 계수 α는 1로 된다)한 뒤 서서히 감소하는 함수신호를 발생한다.
샘플/홀드회로(13)에 보유되어 있는 룰변경 직전의 퍼지제어 출력은 계수기(21)에 부여된다. 퍼지제어회로(10)의 퍼지추론출력(룰변경후의 출력)은 계수기(22)에 부여된다. 계수기(21)는 룰변경 직전의 퍼지추론 출력을 계수 α배하여 출력한다. 계수기(22)는 룰변경후의 퍼지추론출력을 (1-α)배하여 출력한다. 계수기 (21), 및 (22)의 출력은 가산기(25)에 부여되고, 여기서 가산되어 퍼지제어출력으로서 출력된다.
계수 α는 제2도에 나타내었듯이 시간 경과와 함께 단조 감소한다. 이 때문에 룰이 변경되었을 때 출력절환회로(20)에서 출력되는 제어출력중 룰변경 직전의 퍼지추론출력이 점유하는 비율은 시간의 경과와 함께 서서히 작아지는 반면, 룰변경후의 퍼지추론출력이 점유하는 비율은 서서히 커진다. 따라서, 룰변경에 따라 제어출력이 급격하게 변화하지 않고, 룰변경 직전의 값에서 룰변경후의 값으로 원활하게 변화하게 된다.
룰변경시점에서 일정시간이 경과하여 함수신호(계수 α)가 소정의 임계 레벨(threshold level)이하로 되면, 타이밍제어회로(12)에 샘플/홀드회로(13)의 스위치회로(14)로 부여되고 있는 제어신호는 정지하고, 스위치회로(14)가 온으로 된다. 이것에 의하여 퍼지제어회로(10)의 퍼지추론출력은 항상 샘플/홀드회로(113)에 부여된다. 계수 α는 거의 영 또는 정확히 영으로 되므로, 룰변경후의 퍼지제어회로(10)의 퍼지추론출력이 계수기(22), 가산기(25)를 통하여 퍼지제어출력으로서 출력된다.
제3도는 본 발명을 컴퓨터 시스템에 있어서 소프트웨어로서 실현한 경우의 퍼지제어장치에 대한 순서의 일예를 나타내는 플로우챠트이다. 이 경우에는 퍼지추론도 컴퓨터 시스템의 소프트웨어로서 실현된다.
우선, 룰변경 직전의 퍼지추론출력과 룰변경후의 퍼지추론출력의 합성기(가산하는 비율 또는 겹침)를 정하는 파라미터 α가 클리어된다(스텝 31). 다음에 퍼지추론의 룰이 변경되는가의 여부(룰변경지령의 입력이 있었는지)가 판단된다(스텝 32). 룰이 변경될 때에는(스텝 32에서 YES), 파라미터 α가 1로 설정되고, 룰 변경직전의 퍼지추론 OH가 기억된다(스텝 33, 34), 그리고 룰의 변경이 행하여진다(스텝 35).
룰 변경지령이 없는 경우에는(룰변경 후도 포함한다)(스텝 32에서 NO), 입력차에 따라 퍼지추론이 행하여지며, 그 추론치 OF가 기억된다(스텝 36). 다음에 퍼지제어출력치가, 파라미터 α로 기억되어 있는 룰변경 직전의 추론치 OH와 지금의 추론치 OF를 사용하여 α·OH＋(1-α)·OF에 의하여 산출되고, 제어출력으로서 출력된다(스텝 37).
다음에 파라미터 α가 0인지 아닌지가 판단된다(스텝 38). 파라미터 α가 0이 아니면(스텝 38에서 No), 현재의 파라미터 α에서 미소량 α(0＜ ＜1)이 감산되고, 이 감산결과가 새로이 파라미터 α로서 설정된다(스텝 39). 계속하여 새로운 파라미터 α가 음수인지 어떤지를 판단한다(스텝 40). 파라미터 α가 양수이면(스텝 40에서 No), 스텝(32)으로 복귀하여 스텝(36~39)의 처리가 반복된다. 이것에 의하여 파라미터 α는 시간의 경과와 함께 서서히 감소하여, 퍼지제어출력중 룰변경직전의 퍼지추론출력의 비율은 작아지고 룰변경후의 퍼지추론출력의 비율은 커지게 된다.
새로운 파라미터 α가 음수로 되면, α는 강제적으로 0으로 설정된다(스텝 41).
파라미터 α가 0인 경우(스텝 38에서 YES), 파라미터 α의 갱신 처리는 행하여 지지 않고, 스텝(32)으로 돌아가서, 스텝(36, 37)의 처리가 반복된다. 이 경우에는 룰변경후의 퍼지추론치 OF가 퍼지출력으로 되어 출력된다.
제3도에 나타내는 플로우차트의 처리 순서에 의하면 파라미터 α는 일정치 α씩 서서히 감소하게 되지만, 이것에 한정되지 않고 단조로 감소하는 것이라면 어떤것이든 좋다. 따라서 예를들면 파라미터 α가 지수 함수적으로 서서히 감소하도록 하는 것도 양호한 것은 물론이다.
[실시예 2]
본 발명에 따른 룰변경이 가능한 퍼지제어장치의 다른 실시예에 대하여 설명한다. 본 실시예는 멤버쉽 함수를 복수의 신호선상에 나타내는 전압분포에 의해 표현하는 타입의 퍼지제어기로서, 퍼지추론을 MIN/MAX 연산에 따라 행하는 것에 본 발명을 적용한 것이다.
제4도는 본 실시예의 퍼지제어장치를 나타내는 블럭도이다.
설정된 제어룰의 수에 상응하는 수(n개)의 추론부(61~6n)가 설치되어 있다. 각 추론부 6i(i=1~n)는 입력변수(Xa, Xb, Xc)의 종류의 수와 같은 수(여기서는 3의) 맴버쉽 함수회로(이하 MFC라고 한다)(70a, 70b, 70c)를 갖고 있다. 이들의 MFC(70a~70c)는 제어룰에 있어서 전건부에 기술된 퍼지집합을 나타내는 것이고, 입력 변수에 대한 멤버쉽 함수치(적합도)를 출력한다. MFC(70a~70c)의 출력은 MIN 회로(71)에 입력되고, 그들의 MIN 연산이 행하여진다.
한편, 제어룰에 있어서 후건부(後件部)에 기술된 퍼지집합을 나타내는 멤버쉽 함수를 발생하는 회로(이하 MFG라고 한다)(110)가 설치되고, 이 MFG(110)에서는 복수의 (m개, 예를들면 25개)출력 라인상에 분포하는 전압에 의하여 나타나는 멤버쉽 함수가 출력되어, MIN 회로(트랜게이션 회로)(72)에 부여된다. MIN 회로(72)는 MFG(110)에서 부여되는 맴버쉽 함수를 나타내는 전압치의 각각과 MIN 회로(71)에서 출력되는 MIN 연산 결과와의 MIN 연산을 행하고, 추론 결과를 나타내는 멤버쉽 함수를 m개의 라인상에 분포한 전압신호의 형태로서 출력한다(출력 Ai : i=1n).
추론부(61~6n)에서 출력되는 추론결과(A1~An)는 다음에 MAX 회로(120)에 부여되고, MAX 연산이 실시된 후, 마찬가지로 m개의 라인에 분포한 전압 신호로서 최종적인 추론결과 B가 얻어진다. 추론 결과 B에서 확정 출력(버퍼지출력)을 얻기 위하여 중심회로(130)가 설치되어 있다.
각 추론부(6i)에서 MFC(70a~70c) 및 MFG(110)에 있어서의 멤버쉽 함수는 제어룰에 다른 소정의 형태 및 위치에 설정된다. 멤버쉽 함수의 형태 및 위치는 변경 가능하다. 룰의 변경은 멤버쉽 함수의 형태 및 위치중 어떤 한쪽 또는 양쪽의 변경에 의하여 포현된다. MFC(70a~70c)의 멤버쉽 함수의 위치는 라벨전압 발생회로(90a, 90b, 90c)에서 각각 출력되는 레벨전압 VLA에 의하여 정하여진다.
제어룰의 변경은 퍼지추론 실행중에도 가능하다. 전건부의 3개의 멤버쉽 함수는 디지탈 스위치 유니트(75a, 75b, 75c)에 설정할 (변경할 새로운) 멤버쉽 함수의 코드(이것을 라벨이라 한다)를 설정함으로써 설정 또는 변경된다. 이들의 룰코드는 룰변경금지 제어회로(100)에 의하여 허가된 타이밍에서 래치회로(80)에 래치되고, 각각 대응하는 라벨전압발생회로(90a, 90b, 90c)에 부여된다. 후건부의 멤버쉽 함수에 대한 코드의 설정은 디지탈 스위치 유니트(75d)를 사용하여 행하여진다. 디지탈 스위치 유니트(5d)에 설정된 코드는 마찬가지로 제어회로(100)의 제어하에 래치회로(80)에 래치된 후, MFG(110)에 부여되고, 제어룰의 변경을 위한 후건부 멤버쉽 함수의 변경이 행하여진다.
제5도는 디지탈 스위치 유니트(75a), 데이나 래이치회로(80), 라벨전압발생회로(90a), 룰변경금지제어회로(100) 및 MGF(110)의 구체적 구성예 및 그들의 관계를 나타내고 있다.
전건부의 멤버쉽 함수의 코드는 4비트로서 나타내므로, 디지탈 스위칭 유니트(75a)에는 4개의 스위치 회로(SW1~SW4)가 포함되어 있다. 다른 디지탈 스위치 유니트(75b, 75c)도 마찬가지이다. 이들의 스위치(SW1~SW4)의 한 단은 공통으로 접속되고 접지되어 있다. 스위치(SW1~SW4)의 타 단은 데이타 래치회로(80)에 포함되는 D플립플롭(80a~80d)의 D입력단자에 각각 접속되어 있다. SW1~SW4의 타단은 각각 풀업 저항(R1~R4)을 거쳐 정전압원 단자에 접속되어 있다. 이것에 의해 , 스위치(SW1~SW4)의 온·오프에 따라 D-플립플롭(80a~80d)의 D입력 단자에는 L 및 H 레벨의 입력 신호가 부여된다.
추론부(61)에는 룰변경금지제어회로(100)가 포함되어 있다. 룰변경금지제어회로(100)는, 퍼지추론의 실행중에 디지탈 스위치 유니트(75a)등에 설정된 새로운 룰을, 제어 출력에 급격한 변동이 생기지 않는 조건하에서 MFG(70a~70c) 및 MFG(110) 등에 부여하고, 제어출력이 급격하게 변동하도록 하는 경우에는 MFC 및 MFG의 룰의 변경을 금지하도록 작동한다.
룰변경금지제어회로(100)는 비교기(101) 및 기준전압 회로(102)로 구성된다. 비교기(101)의 정입력단자에는 MIN 회로(71)에서 출력되는 MIN 연산결과를 나타내는 전압이 부여되고, 부입력단자에는 기준전압회로(102)에서 출력되는 기준전압이 입력된다. 비교기(101)의 출력은 인버터(85)를 거쳐 각 D플립플롭(80a, 80d)의 타이밍 입력단자(G)에 부여된다. MIN 회로(71)에서 출력되는 MIN 연산결과가 기준전압보다도 높을 때는 디지탈 스위치 유니트(75a) 등에 의한 룰변경이 퍼지제어출력을 급격하게 변화시키게 되므로, 이것을 방지하기 위하여 비교기(101)에 H레벨의 출력신호는 인버터(85)를 거쳐 L레벨신호로 D플립플롭(80a, 80d)의 입력 단자에 부여된다. 따라서, 이들의 플립플롭(80a~80d)은 동작하지 않는다. MIN 회로(71)에서 출력되는 MIN 연산결과가 기준전압보다도 낮은 경우에는 디지탈 스위치 유니트(75a)등에 의한 룰변경이 퍼지제어출력을 급격하게 변화시키지 않는 것으로 판정되고, 이때에 비교기(101)의 출력은 L레벨이므로 플립플롭(80a~80d)에 H레벨의 타이밍 신호가 부여되고, 플립플롭(80a~80d)은 디지탈 스위치 유니트(75a)에 설정된 코드를 래치하고, 그 코드(L1~L4)를 라벨전압 발생회로(90a)에 부여한다.
다른 디지탈 스위치 우니트(75a, 75c)에 설정된 룰코드도 마찬가지로 제어회로(100)에 의하여 룰변경이 허가된 경우에만, 래치회로(80)를 지나 대응하는 라벨전압 발생회로(90b, 90c)로 각각 부여된다.
후건부의 멤버쉽 함수는 3비트로 코드로서 나타내므로, 디지탈 스위치 유니트(75d)에는 3개의 스위치가 포함되어 있다. 디지탈 스위치 유니트(75d)에 설정된 코드도, 제어회로(100)에 의하여 룰변경이 허가된 경우에만 래치회로(80)를 거쳐 코드(C1, C2, C3)로서 MFG(110)에 입력된다.
라벨전압발생회로(90a)는 디코더(91)와, 스위치 어레이(92) 및 기준전압발생회로(93)로 구성된다. 디코더(91)와 스위치 어레이(92)에 의하여 선택회로가 구성된다.
기준전압발생호로(93)는 미리 정해진 7종류의 라벨전압(기준전압) 즉, -E3~E3를 발생하여, 각각 다른 7개의 라인으로 출력한다. 이들의 라벨전압은 스위치 어레이(92)에 입력된다. 스위치 어레이(92)에는 임의의 전압(단. -E3~E3사이의 전압)을 출력하는 아날로그 바이어스 회로(임의 전압발생회로)(76)의 출력전압도 입력된다.
디코더(91)에는 전술했듯이 4비트의 디지탈 코드(L3~L2, L1, L0)가 부여되어 있으며, 디코더(91)는 이들의 코드를 해독하여 스위치 어레이(92)를 제어한다. 즉 스위치 어레이(92)이 입력되어 아날로그 바이어스회로(76)의 출력전압을 포함한 8종류의 입력전압중에 디지탈 코드(L3~L0)에 의해 지정된 전압이 라벨전압(VLA)으로서 스위치 어레이(92)로부터 출력된다. 이 라벨전압(VLA)은 MFC(70a)에 공급된다.
MFC(70a)는, 기본적으로는 부여되는 라벨전압(VLA)의 위치에 피크를 갖는 3각 형상의 멤버쉽 함수에 따라, 입력 전압(입력변수를 나타내는 전압) VIN이 부여되었을 때에 대응하는 멤버쉽 합수치를 나타내는 출력전압(VOUT)을 발생한다. 이 MFC(70a)의 구체적인 구성예가 제6도에 도시되어 있다. 다른 MFC(70b)및 (70c)도 마찬가지이다.
MFC(70a)는, 전류(Io)의 전류원(59)과 이 전류원(59)에 의하여 구동되는 멀티출력전류미러(53)를 포함하고 있다. 멀티출력전류미러(53)는 트랜지스터(Q6, Q7, Q8, Q9및 Q10)를 포함한다. 따라서 트랜지스터(Q7, Q8, Q9및 Q10)에는 전류원(59)의 전류와 같은 전류(Io)가 흐르고, 이들 트랜지스트(Q7~Q10)는 전류원으로서 작동한다.
MFC(70a)는 2개의 차동회로(51 및 52)를 포함하고 있다. 우선 한쪽의 차동회로(51)에 대하여 설명한다.
차동회로(51)는 2개의 트랜지스터(Q1) 및 (Q2)를 포함하고 있으며, 이들 트랜지스터의 에미터 사이에는 저항(R1)이 접속되어 있다. 한쪽 트랜지스터(Q1)의 베이스에는 입력 전압(VIN), 즉 입력 변수(Xa)가 부여되고, 다른쪽 트랜지스터(Q2)의 베이스에는 라벨전압(VLA)이 부여된다. 전류(Io)가 전류원으로서의 트랜지스터(Q8)에 의하여 양쪽 트랜지스터(Q1, Q2)의 에미터에 공급된다.
트랜지스터(Q1)에 흐르는 전류를 I1, 트랜지스터(Q2)에 흐르는 전류를 I2라 하자. VIN＜VLA일 때에는 트랜지스터(Q2)에 IU=I 가 흐르고, 트랜지스터(Q1)에는 전류가 흐르지 않는다(I1=0). 입력전압(VIN)이 라벨전압(VLA) 이상으로 되면, 입력전압(VIN)의 증대에 따라 트랜지스터(Q2)의 전류(I2)는 직선적으로 감소하고, 트랜지스터(Q1)에 흐르는 전류(I1)가 0에서 직선적으로 증가한다. 그리고 VIN=VLA+R1Io로 되었을때에 I2=O1, I1=I0로 되고, 이것 이상으로 VIN의 영역에서는 이 상태를 유지한다.
전류 미러(55)가 설치되고, 이 전류 미러(55)는 트랜지스터(Q2)에 흐르는 전류(I2)에 의하여 구동된다. 전류 미러(55)의 출력측에 저항(RL)에 나타나는 전압을 전압(V1)이라 하자. 전압(V1)은 V1=I2RL로서 부여되므로, 이 전압(V1)의 증가에 대하여 소정의 입력전압 까지는 일정하고, 그후는 직선적으로 감소한 후, 영레벨로 되도록 변한다. 전압(V1)이 직선적으로 감소하는 부분의 균배는 -RL/R1으로서 부여된다. 저항(R1)의 값을 변화시킴으로써 이 균배를 변화시킬 수 있다.
다른쪽의 차동 회로(52)도 차동 회로(51)와 같은 구성이다. 2개의 트랜지스터(Q3, Q4)의 에미터 사이에 접속되어 있는 저항을 R2, 트랜지스터 Q3, Q4에 흐르는 전류를 I3, I4라 하자. 이 차동 회로(52)는 전류원으로서의 트랜지스터(Q7)에 의하여 구동된다. 전류 미러(54)는 트랜지스터(Q3)에 흐르는 전류(I3)에 의하여 구동된다. 전류 미러(54)의 출력측에 접속된 저항(RL)에는 전류(I3)가 흐르므로, 이 저항(RL)에서 강하되는 전압(V2)은 V2=I3RL로 된다. 입력전압(VIN)의 변화에 대하여 전압(V2)은 소정 입력전압까지 영레벨이고, 그후 직선적으로 증가하여 일정레벨로 된다. 전압(V2)이 직선적을 증가하는 부분의 균배는 RL/R2로서 부여된다.
MFC(70a)에는 그 입력 MIN 회로가 설치되어 있다. 그 입력 MIN 회로는 2개의 입력전압중 낮은 쪽의 전압을 출력하는 것이다.
그 입력 MIN 회로는 컴퍼레이터와 컴펜세이터에서 이루어진다. 컴퍼레이터는 에미터가 상호 접속된 트랜지스터(Q11, Q12) 및, 이들 트랜지스터를 구동하는 전류원으로서 작동하는 전류 미러(56)로 구성된다. 전류 미러(56)는 트랜지스터(Q9)에 의하여 구동된다. 트랜지스터(Q11) 및 (Q12)의 베이스에는 각각 상기 전압( V1) 및 (V2)이 인가되므로, 이들의 전압(V1) 및 (V2)중 적은 쪽의 전압(이것을 Vmin으로 나타낸다)이 베이스에 부여된 트랜지스터는 도통 상태로 되고, 다른쪽의 트랜지스터는 컷오프 상태로 된다. 따라서 에미터에는 전압(Vmin)에, 도통 상태로 된 트랜지스터의 에미터/베이스 전압(VVEB)을 더한 전압(Vmin+VEB)이 나타난다. 이 전압은 트랜지스터(Q13)의 베이스에 부여된다.
컴펜세이터는 트랜지스터(Q13)와 트랜지스터를 전류 구동하기 위한 트랜지스터(Q10)로 구성되어, 상기 컴퍼레이터의 출력에 연산 오차로서 나타내는 전압(VEB)을 보상한다. 트랜지스터(Q13)에서 전압(VEB)이 감산되는 결과, 이 그 에미터에는 출력전압(VOUT)으로서 Vmin이 나타나게 된다. 이 출력전압은 제7도에 도시되어 있다.
이와같이 하여 MFC(70a)에는 라벨전압(VLA)을 피크 위치로 하는 맴버쉽 함수가 설정됨으로써, 제7도에 도시되듯이 입력(VIN)에 따른 맴버쉽 함수치를 나타내는 출력전압(VOUT)이 얻어지게 된다.
제8도 및 제9도는 스위치 어레이로서 스위치 매트릭스를 사용한 멤버쉽함수발생회로(MFG)(110)의 예를 나타내고 있다. 제8도에서 맴버쉽함수발생회로의 0~24까지 번호가 부여된 25개의 출력단자 아래쪽에, 이들의 출력 단자에서 출력되는 7종류의 멤버쉽 함수가 도시되어 있다.
출력되는 멤버쉽 함수의 값은 간단하기 위하여, 4레벨로 양자화되어 있다. 4레벨은 예를들면 0, 1.7, 3.3 및 5.0V의 전압에 대응한다. 4개의 레벨은 전압분포발생회로(114A)에 의하여 규정된다. 이 회로(114A)에는 1.7, 3.3 및 5.0V의 3개의 퍼지 진리치 전압원(114a, 114b 및 114c)이 설치되어 있다. 이 회로(114A)에는, 제8도에서 경사지게 당긴 5개의 전압 라인(VL)이 퍼져 있으며, 중앙의 라인은 전압원(114C)에, 그 양측의 라인은 전압원(114b)에, 가장 외측의 2개의 라인은 전압원(114a)에 각각 접속되어 있다.
디코더(116A)는 1오브 8디코더이다. 이 디코더(116A)에는 데이타 래치회로(80)에서 부여되는 라벨을 나타내는 3비트(C1, C2, C3)의 바이너리 신호가 입력되어 있다. 디코더(116A)는 이 입력 신호가 나타내는 코드에 따라 8개의 출력단자중 어느 것에 H레벨의 신호를 출력한다. 8개의 출력 단자는 지정되지 않은 7종류의 라벨에 대응하고 있다. 예를들면 입력 코드 신호가(000)일 때에는 저장되지않은 출력 단자에, (001)일 때에는 NL의 출력단자에 각각 H레벨의 신호가 출력된다. 이들의 출력단자에서는 지정되지 않은 출력단자를 제외하고, 제8도에 수평 라인으로서 나타낸 신호라인(SL)이 펼쳐져 있다.
스위치 매트릭스(115A)에서, 전압 라인(VL)과 신호 라인(SL)의 소정의 교차점에는 25개의 출력단자에 출력 라인(OL)이 있다. 이들의 교차점에 작은 정방형으로 나타낸 기호(115a)는, 제9도에 도시되어 있듯이, 전압 라인(VL)과 출력 라인(OL) 사이에 설치되어 신호 라인(SL)의 전압에 의하여 온/오프 제어되는 스위치이고, 예를들면 MOSFET로서 구성된다. 1개의 출력 라인(OL)에 2개 이상의 스위치(115a)를 설치하여도 물론 좋다. 모든 출력 라인(OL)은 그 출력단자측에서 저항(115b)을 거쳐 접지되어 있다.
이상의 구성에서, 디코더 래치회로(80)에서 라벨을 나타내는 3비트(C1, C2, C3)의 바이너리 신호가 디코더(116A)에 부여되면, 신호 라인(SL)중 그 라벨에 대응하는 것에 H레벨의 신호가 나타나고, 그 신호 라인에 설치된 스위치(115a)가 온으로 된다. 그결과, 온으로 된 스위치(115a)를 통하여 전압분포발생회로(114A)의 각 전압이 출력 라인(OL)을 지나 대응하는 출력단자에 나타나므로 상기의 멤버쉽 함수를 나타내는 전압분포가 출력된다.
상술의 실시예에서, 룰변경은 디지탈 스위치 유니트(75a, 75d)에 의한 설정에 의해 행하여 졌지만, 본 발명은 수동에 의한 룰변경 뿐만 아니라, 리모트 조절에 의해 룰을 변경할 수 있는 퍼지제어장치에도 적용할 수 있는 것은 물론이다. 프로그램된 바이너리 컴퓨터에 의하여 실현된 퍼지제어장치에도 본 발명은 적용가능하다.
제10도는 본 발명을 컴퓨터 시스템에 있어서 소프트웨어로서 실현한 경우, 그 퍼지제어장치 동작의 순서에 대한 일예를 나타내는 플로우챠트이다. 이경우에는 소프트웨어로서 실현된다.
우선, 이용자에 의하여 변경할 룰의 번호가 입력된다(스탭 120). 다음에 그 룰의 변경 내용이 룰변경 입력 수단(키보드 등)에 의하여 입력된다(스탭 121). 이후, 카운터가 클리어된다(스탭 122) 카운터는 전건부의 MIN 연산 결과가 허용 범위외일 때에, 제어출력의 급격한 변화를 방지하기 위하여 룰변경을 일시적으로 중단하기 위한 그 중간 대기 시간을 계측하는 것이다. 카운터가 클리어되면, 전건부의 멤버쉽 함수에 대한 적합도의 MIN 연산치가 허용 범위내인지가 판단된다(스탭 123).
허용 범위내가 아니면(스탭 123에서 No), 카운터가 인크리먼트되어 중단 대기 시간으로 되었는지를 판단한다(스탭 124, 125). 스텝(123)에서 부정의 결과인 한, 대기 시간으로 되기 까지 스텝(123)에서 스텝(125)의 처리가 계속된다. 대기 시간을 경과하면 이것은 표시된다(스텝 126).
MIN 연산 결과가 허용범위내에 있으면 (스텝 123에서 YES), 룰변경에 의하여 제어출력이 급격하게 변화하는 것이 없으므로 룰의 내용이 변경되어 변경 완료의 표시가 행하여진다(스뎁 127, 128).
[실시예 3]
본 발명에 따른 퍼지추론에 의해 절환제어되는 제어 시스템의 실시예에 대하여 설명된다.
제11도는 1개의 제어대상을 복수의 제어장치를 사용하여 제어하는 제어시스템의 전체 구성을 나타내고 있다. 본 실시예에서는 제어대상(150)을 제어하기 위하여 5대의 제어 장치(131, 132, …, 135)가 설치되어 있다. 2대의 제어 장치 도시되지 않았지만, 필요에 따라 이들의 제어 장치에 부호(133, 134)를 할당한다.
제어장치(131~135)는 피이드백 제어를 행하는 것이다. 제어대상(150)에서 검출기(155)에 의하여 검출된 제어량은 감산기(130)에 부여된다. 이 감산기(30)에서 목표치와 검출된 제어량의 편차가 산출되고, 이 편차가 제어장치(131~135)에 입력된다. 제어량은 1종류 뿐만 아니라 복수의 종류라도 무관하다. 검출기(155)에서 검출된 제어량은 입력 회로(154)에서 적당한 형태의 신호 또는 데이타로 변환된 후, 퍼지 추론회로(151)에 부여된다. 퍼지추론회로(151)는, 아날로그 타입이냐, 디지탈 타입이냐의 상관없이 퍼지추론 전용의 아키텍쳐를 가지는 것이어도 양호하고, 범용 바이너리 디지탈 컴류터로도 실현할 수 있다.
제어장치(131~135)에서 출력되는 제어대상(150)을 제어하기 위한 출력신호는 대응하는 계수기(141~145)(계수기에 대해서도 도시가 생략된 2개의 계수기에 부호(143, 144)를 할당하여 둔다)에 입력된다. 계수기(141~145)는 입력 신호를 소정 계수배(계수는 1~0 사이의 값을 취한다)하여 출력하는 것이다. 계수가 1일때는 입력 신호는 그대로 출력 신호로서 출력되고, 계수가 0일 때는 입력 신호의 통과가 금지된다. 따라서 계수가 1 또는 0 값을 취할 때에는 계수기(141~145)는 게이트 회로로 된다. 계수기(141~145)의 출력신호는 가산기(140)에서 가산되어, 조작량으로서 제어대상(150)에 부여된다.
계수기(141~145)의 제어에는 선택 모드와 분배 모드가 있다. 선택 모드는 5개의 계수기(141~145)중 임의의 1개의 계수를 1로 하고, 다른 계수기의 계수를 0으로 하는 것이다. 즉 계수기(141~145)는 게이트 회로의 기능을 하고, 임의의 1개는 인에이블 상태, 다른 4개는 디스에이블 상태로 된다. 분배 모드에서는 계수기(141~145)중 적어도 2개의 계수기에 1 및 Q이외의 계수를 부여하고(주어진 계수의 조화는 통상 1로 된다), 다른 계수기(만약 있으면)의 계수를 0으로 하는 것이다. 이 분배 모드에서는 복수의 제어장치에서 출력되는 조작량이 가중 가산된다.
선택 모드 및 분배 모드중 어떤 한쪽이 모드 설정기(152)에 의해 설정된다. 선택 모드가 설정되었을 때에는 선택할 제어장치도 또한 모드 설정기(152)에서 설정된다. 설정된 모드를 나타내는 신호는 계수 설정장치(153)에 부여된다. 분배 모드에 있어서 계수는 퍼지추론회로(151)에서 결정된다. 계수설정장치(153)는, 선택 모드가 설정되었을 때에는 선택된 제어장치에 대응하는 계수기의 계수를 1로 하고, 다른 모든 계수기의 계수를 0으로 하도록 계수기(141, 145)를 제어한다. 분배 모드가 설정되었을 때에는 계수설정장치(153)는 퍼지 추론회로(151)에서 결정된 계수를 각 계수기(141, 145)에 부여한다.
다음에, 퍼지추론회로(151)에 있어서 계수 결정을 위한 퍼지추론에 대하여 설명한다.
입력회로(154)를 거쳐 퍼지추론회로(151)에 입력되는 입력 데이타를 X1 및 X2 하자. 입력 데이타(X1) 및 (X2) 모두가 검출기(155)에서 검출된 제어량(예를들면 온도, 속도 등)이어도 좋고, 입력 데이타(X1)는 제어량이고, 입력 데이타(X2)는 그 미분치(또는 적분치)이어도 좋다. 이들의 입력 데이타(X1) 및 (X2)의 멤버쉽 함수의 일예가 제12도에 나타내어 있다. PL은 정으로 매우 크고, ZR은 거의 영, NL은 부로 매우 작다는 의미를 각각 나타내고 있다. 입력 데이타(X1) 및 (X2)는 정 및 부의 값을 취한다.
분배 모드에서 계수기(141, 142, 143, 144 및 145)에 각각 부여되는 계수를 S1, S2, S3, S4 및 S5로 하자. 이 계수 Si(i=1 5)의 멤버쉽 함수의 일예가 제13도에 나타내어 있다. 여기서 ZR은 거의 영, PM은 정으로 큰것을 각각 나타낸다. 계수(Si)는 영 또는 정의 값을 취한다.
제14a도, 제14b도, 제14c도, 제14d도 및 제14e도는 입력 데이타(X1) 및 (X2)에 따라 계수(S1, S2, S3, S4 및 S5)를 결정하기 위한 룰의 일예를 표로서 나타낸 것이다. 예를 들면 제14a도의 좌측 상부의 난은, "만일 X1 이 NL이고 X2가 PL이면, S1은 PM으로 할 것"의 룰을 나타내고 있다.
제14a도에 나타내는 룰은 전체적으로, X1이 부로서 매우 크고, X2가 정으로 매우 크면, 계수(S1)를 크게 하고, 다른 경우에는 계수(S1)를 거의 영으로 하기 위한 취지를 서술하고 있다.
제14b도에 나타내는 룰은 전체적으로, X1이 정으로 매우 크고, X2가 정으로 매우 크면, 계수(X2)를 크게 하고, 다른 경우에는 계수(S2)를 거의 영으로 하는 취지를 서술하고 있다.
제14c도에 나타내는 룰은 전체적으로, X1이 부로서 매우 크고, X2가 부로서 매우 크면, 계수(S3)를 크게 하고, 다른 경우에는 계수(S3)를 거의 영으로 하는 취지를 서술하고 있다.
제14d도에 나타내는 룰은 전체적으로, X1이 정으로 매우 크고, X2가 부로서 매우 크면, 계수(S4)를 크게 하고, 다른 경우에는 계수(S4)를 거의 영으로 하는 취지를 서술하고 있다.
즉 이들의 룰은 제15도에 나타내었듯이 X1을 횡축, X2를 종축으로 한 직교 좌표 평면에서, 제1사분면 내지 제4사분면에서 계수(S1~S4)가 각각 지배적으로 되고, 좌표의 원점 부근에서는 계수(S5)가 지배적으로 되도록 설정되어 있다. 5개의 제어장치(131, 135)가 각각 유효하게 작동하는 영역이 설정되고 이들이 역할을 분담하여 1개의 제어대상(150)을 제어하게 된다.
상기 룰에 따라 추론된 결과는 최종적으로 디퍼지화 되고, 각 계수기(141, 145)의 계수가 결정된다. 이때, 5개의 계수 합계가 1이 되도록 조정되는 것이 바람직하다. 이 조정은 계수 설정 장치(153)를 이용하여 행하여도 양호하다.
상기 실시예에서는 설명을 간단히 하기 위하여 멤버쉽 함수가 제12도 및 제13도에 나타내었듯이 종류가 매우 적은 것으로서 예시되었지만, 멤버쉽 함수의 종류를 많게 할 수 있는 것은 물론이다. 이것에 따라 제14a도~제14e도에 나타내는 룰도 적거나 복잡한 것으로 될것이다.
제16도는 다른 실시예를 나타내고 있다. 제16도에서, 제11도에 나타낸 것과 동일물에 대해서는 동일 부호를 붙여 설명을 생략한다.
본 실시예에서 제어장치 (131~13n)까지 n개가 설치되어 있으며, 그들의 출력 신호가 가산기(140)에 부여되고 있다. 감산기(130)에서 출력되는 편차 신호는 각 제어장치(131~13n)에 대응하여 설치된 스위칭회로(161~16n)를 각각 거쳐 제어장치(131~13n)에 입력한다. 이들의 스위칭 회로(161~16n)는 퍼지추론회로(151)의 추론 결과에 의하여 임의의 1개가 온되고, 다른 모든 것은 오프로 되도록 절환회로(160)에 의하여 제어된다. 따라서 임의의 1개의 제어 장치의 출력 신호가 가산기(140)를 지나 조작량으로서 제어 대상으로 부여된다.
퍼지추론회로(151)에 있어서 퍼지추론은 제12도에서 제14e도를 참조하여 설명한 것과 같은 방법으로 실행된다. 그리고 추론의 결과 최대치를 가지는 계수에 대응하는 스위칭 회로가 온으로 된다.
제16도에서 스위칭 회로에 대하여 제11도에 나타내는 계수기를 사용하는 것도 가능하다. 역으로, 제11도의 계수기를 스위칭 회로로 대치하여도 좋다.
계수기의 계수를 0으로 하고, 스위칭 회로를 오프로 하는 것 대신에, 출력신호가 제어대상의 제어를 위하여 활용되지 않는 제어장치를 부동작 상태로 하여도 좋다.
[산업상의 이용 가능성]
본 발명에 따른 룰변경이 가능한 퍼지제어장치 및 그 동작 방법과, 퍼지추론에 의하여 절환제어되는 제어 시스템 및 그 제어방법은 온도, 속도, 그외 많은 자동제어에 적당히 이용된다.

Claims (18)

  1. 가동중에도 룰변경이 가능한 퍼지추론수단(10)과 ; 룰변경 직전의 퍼지추론출력을 기억하는 수단(13)과 ; 기억된 룰변경 직전의 퍼지추론출력과 변경 후의 퍼지추론출력을 합성하여 퍼지제어출력으로서 출력하는 합성출력수단(20, 25) 및 ; 룰변경시점에서 시간이 경과할수록 상기 합성출력수단의 퍼지제어출력에 있어서 룰변경 직전의 퍼지추론출력의 비율은 서서히 작아지는 반면 룰변경 후의 퍼지추론출력의 비율은 서서히 커지도록 상기 합성출력수단의 합성비를 변경하고, 룰변경 시점에서 소정 시간이 경과한 후에는 룰변경 후의 퍼지추론출력을 퍼지제어출력으로서 출력하도록 제어하는 수단(20, 21, 22, 23)을 구비하는 것을 특징으로 하는 룰변경이 가능한 퍼지제어장치.
  2. 가동중에도 룰변경이 가능한 퍼지추론수단(10)을 포함하는 퍼지제어장치의 동작방법에 있어서, 룰의 변경시, 룰변경 직전의 퍼지추론출력을 기억하는 단계(스텝 34) ; 룰변경 후에는 상기 기억된 룰변경 직전의 퍼지추론출력과 룰변경 후의 퍼지추론출력을 합성하여 퍼지제어출력을 발생하고, 룰변경 시점으로부터의 시간이 경과할수록 퍼지제어출력에 있어서의 룰변경 직전의 퍼지추론출력의 비율은 서서히 작아지는 반면 룰변경 후의 퍼지추론출력의 비율은 서서히 커지도록 합성비를 변경하는 단계(스텝 36, 37, 38, 39) 및 ; 룰변경시점으로부터의 소정 시간이 경과한 후에는 룰변경 후의 퍼지추론출력이 퍼지제어출력으로서 출력되는 단계(스텝 36, 37, 38, 41)를 포함하는 것을 특징으로 하는 룰변경이 가능한 퍼지제어장치의 동작방법.
  3. 가동중에도 룰변경이 가능한 퍼지추론수단(61, 62, 6n)과 ; 변경할 새로운 룰을 나타내는 코드를 보유하는 룰 보유수단(75a, 75b, 75c, 75d)과 ; 상기 퍼지추론수단에 있어서의 전건부의 멤버쉽 함수에 대한 입력신호의 적합도가 룰변경을 위한 허용범위내에 있는지를 판단하는 수단(100) 및 ; 입력신호의 적합도가 상기 허용범위내에 있다고 판단되었을 때에 상기 룰 보유 수단에 보유되어 있는 새로운 룰의 코드를 상기 퍼지추론수단에 부여하고, 상기 허용범위 외에 있다고 판단되었을 때에는 상기 룰의 코드를 상기 퍼지추론수단에 부여하는 것을 금지시키는 제어수단(80)을 구비하는 것을 특징으로 하는 룰변경이 가능한 퍼지제어장치.
  4. 가동중에도 룰 변경이 가능한 퍼지추론수단(61, 62, 6n)을 포함하는 퍼지제어장치의 동작방법에 있어서, 변경할 새로운 룰을 나타내는 코드가 부여되었을 때에 이것을 보유하는 단계(스텝 120, 121)와 ; 룰변경지령이 부여되었을 때에, 상기 퍼지추론수단에 있어서의 전건부의 멤버쉽 함수에 대한 입력신호의 적합도가 룰 변경을 위한 허용범위내에 있는지를 판단하는 단계(스텝 123) 및 ; 입력신호의 적합도가 룰 상기 허용범위내에 있는 것으로 판단되었을 때에 보유되어 있는 새로운 룰의 코드를 상기 퍼지추론수단에 부여하고, 상기 허용범위 외에 있는 것으로 판단되었을 때에는 상기 룰의 코드를 상기 퍼지추론수단에 부여하는 것을 금지시키는 단계(스텝 127, 124, 125)를 포함하는 것을 특징으로 하는 룰변경이 가능한 퍼지제어장치의 동작방법.
  5. 1개의 제어대상을 제어하기 위한 각각 다른 역할을 갖는 상호 독립적인 복수의 제어장치(131, 132, 135)와 ; 이들 복수의 제어장치의 출력의 합성비에 관한 파라미터를 퍼지추론에 의해 구하는 파라미터를 결정수단(151) 및 ; 상기 파라미터 결정수단에 의해 결정된 파라미터에 따라 상기 복수의 제어장치의 출력을 합성하여 상기 제어 대상에 부여할 조작량을 생성하는 합성수단(140, 141, 142, 145, 153)을 구비하는 것을 특징으로 하는 퍼지추론에 의하여 절환제어되는 제어시스템.
  6. 제5항에 있어서, 상기 파라미터는 상기 복수의 제어장치의 출력을 합성하기 위한 가중 계수인 것을 특징으로 하는 퍼지추론에 의하여 절환제어되는 시스템.
  7. 제5항에 있어서, 상기 파라미터가 상기 복수의 제어장치중 임의의 것을 선택하기 위한 데이타이며, 상기 합성수단은 선택된 제어장치의 출력을 조작량으로서 출력하는 것을 특징으로 하는 퍼지추론에 의하여 절환제어되는 제어시스템.
  8. 1개의 제어 대상을 제어하기 위한 각각 다른 역할을 갖는 다른 독립적인 복수의 제어장치(131, 132, 135)를 구비하고, 퍼지추론에 의하여 절환제어되는 제어시스템을 제어하는 방법에 있어서, 상기 복수의 제어장치의 출력의 합성비에 관한 파라미터를 퍼지추론에 의하여 결정되는 단계(스텝 151) 및 ; 상기 결정된 파라미터에 따라 상기 복수의 제어장치의 출력을 합성하고, 이 합성한 값을 조작량으로서 제어대상에 부여하는 단계(스텝 140, 141, 142, 145, 153)를 포함하는 것을 특징으로 하는 퍼지추론에 의하여 절환제어되는 제어시스템의 제어방법.
  9. 제어대상에 관한 데이타가 부여되었을 때에, 각각 독립적으로 조작량 데이타를 출력하는 복수의 제어장치(131, 132, 135, 13n) 및 ; 이들 복수의 제어장치중, 제어대상에 관한 데이타를 부여할 제어장치를 퍼지추론에 의해 결정하는 수단(151)을 구비하는 것을 특징으로 하는 퍼지추론에 의하여 절환제어되는 제어시스템.
  10. 제어대상을 제어하기 위한 제어방법이 각각 다른 복수의 제어수단을 구비하고, 가동중에도 제어수단의 절환이 가능한 제어장치(10)에 있어서, 절환 직전의 동작하고 있는 제어수단의 제어출력을 기억하는 수단(13)과 ; 절환 직전에 기억된 제어출력과 절환 후에 동작을 개시한 제어수단의 제어출력을 합성하여, 제어대상으로 부여될 합성제어출력을 출력하는 합성출력수단(20, 25) 및 ; 제어수단의 절환 시점으로부터의 시간이 경과할수록 상기 합성출력수단의 합성제어출력에 있어서의 절환 직전의 제어출력의 비율은 서서히 작아지는 반면 절환 후의 제어 출력의 비율은 서서히 커지도록 상기 합성출력수단의 합성비를 변경하고, 절환시점으로부터의 소정의 시간이 경과한 후에는 절환 후의 제어출력을 합성제어출력으로서 출력하도록 제어하는 절환제어수단(20, 21, 22, 23)을 구비하는 것을 특징으로 하는 제어장치.
  11. 제어대상을 제어하기 위한 복수의 제어방법에 의해 제어 가능하고, 가동중에도 제어방법의 변경이 가능한 제어장치(10)의 동작 방법에 있어서, 제어방법의 변경시, 제어방법 변경 직전의 제어 출력을 기억하는 단계(스텝 34)와 ; 제어방법 변경 후에는 상기 기억된 제어방법 변경 직전의 제어출력과 제어방법 변경 후의 제어출력을 합성하여 합성제어출력을 발생하고, 제어방법 변경 시점으로부터의 시간의 경과할수록 상기 합성제어출력에 있어서의 제어방법 변경 직전의 제어출력의 비율은 서서히 작아지는 반면 제어방법 변경 후의 제어출력의 비율은 서서히 커지도록 합성비를 변경하는 단계(스텝 36, 37, 38, 39) 및 ; 제어방법 변경시점으로부터의 소정의 시간이 경과한 후에는 제어방법 변경 후의 제어출력을 합성제어출력으로서 출력하는 단계(스텝 36, 37, 38, 41)를 포함하는 것을 특징으로 하는 제어방법의 변경이 가능한 제어장치의 동작방법.
  12. 제어대상을 제어하기 위한 제어방법이 각각 다른 복수의 제어수단(61, 62, 6n)을 구비하고, 이 제어수단중 소정수의 제어수단을 동작시키고, 그들의 제어출력을 합성하여 얻어지는 합성출력을 제어대상에 부여될 조작량으로서 출력하고, 가동중에도 1개의 제어수단을 다른 비동작 상태의 제어수단과 절환하는 것이 가능한 제어장치에 있어서, 절환에 의하여 비동작 상태로 할 제어수단의 제어출력이 상기 합성출력에 부여하는 영향이 소정의 허용범위내에 있는지를 판단하는 수단(100) 및 ; 상기 영향이 상기 소정의 허용범위내에 있다고 판단되었을 때, 그 제어수단은 비동작 상태로 되고 비동작 상태의 새로운 제어 수단은 동작 상태로 되도록 절환되고, 상기 허용범위 외에 있다고 판단되었을 때에는 제어수단의 절환을 금지시키는 절환제어수단(80)을 구비하는 것을 특징으로 하는 제어장치.
  13. 제어대상을 제어하기 위한 각각 다른 복수의 제어측이 설정되고, 이들 제어측중 소정 수의 제어측을 능동상태로 하고, 이 능동 상태에 있는 제어측에서 얻어지는 제어출력을 합성하여 얻어지는 합성출력을 제어 대사으로 부여할 조작량으로 출력하고, 가동중에도 1개의 제어측을 다른 비동작 상태의 제어측으로 변경하는 것이 가능한 제어장치의 동작 방법에 있어서, 변경에 의하여 비동작 상태로 할 제어측에 의한 제어출력이 상기 합성 출력에 부여하는 영향이 소정의 허용범위내에 있는지를 판단하는 단계(스텝 123) 및 ; 상기 영향이 상기 소정의 허용범위내에 있다고 판단되었을 때에 그 제어측은 비동작 상태로 되고 비동작 상태의 새로운 제어측은 능동 상태로 되도록 변경하며, 상기 허용범위 외에 있다고 판단되었을 때에는 제어측의 변경을 금지시키는 단계(스텝 127, 124, 125)를 포함하는 것을 특징으로 하는 제어장치의 동작방법.
  14. 1개의 제어대상을 제어하기 위한 각각 다른 역할을 갖는 상호 독립적인 복수의 제어장치(131, 132, 135)와 ; 이들 복수의 제어장치의 출력의 합성비에 관한 파라미터를 상기 제어대상에서 얻어지는 데이타에 근거하여 구하는 파라미터 결정수단(151) 및 ; 상기 파라미터 결정수단에 의해 결정된 파라미터에 따라 상기 복수의 제어장치의 출력을 합성하여, 상기 제어 대상을 부여될 조작량을 생성하는 합성수단(140, 141, 142, 145, 153)을 구비하는 것을 특징으로 하는 제어 시스템.
  15. 제14항에 있어서, 상기 파라미터는 상기 복수의 제어장치의 출력을 합성하기 위한 가중 계수인 것을 특징으로 하는 제어시스템.
  16. 제14항에 있어서, 상기 파라미터는 상기 복수의 제어장치중 임의의 것을 선택하기 위한 데이타이며, 상기 합성수단은 상기 선택된 제어장치의 출력을 조작량으로서 출력하는 것을 특징으로 하는 제어시스템.
  17. 1개의 제어대상을 제어하기 위한 각각 다른 역할을 갖는 상호 독립적인 복수의 제어장치(131, 132, 135)를 구비하는 제어시스템을 제어하는 방법에 있어서, 상기 복수의 제어장치의 출력의 합성비에 관한 파라미터를 결정하는 단계 및 ; 상기 결정된 파라미터에 따라 상기 복수의 제어장치의 출력을 합성하고, 이 합성한 값을 조작량으로서 제어대상에 부여하는 단계를 포함하는 것을 특징으로 하는 제어시스템의 제어방법.
  18. 제어대상에서 얻어지는 데이타가 부여되었을 때에, 각각 독립적으론 조작량 데이타를 작성하여 출력하는 복수의 제어장치(131, 132, 135, 13n) 및 ; 이들 복수의 제어장치중에 제어대상으로부터 얻어지는 데이타를 부여할 제어장치를 제어대상에 관한 데이타에 근거하여 결정하는 수단(151)을 구비하는 것을 특징으로 하는 제어시스템.
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