KR950009930A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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KR950009930A
KR950009930A KR1019930019699A KR930019699A KR950009930A KR 950009930 A KR950009930 A KR 950009930A KR 1019930019699 A KR1019930019699 A KR 1019930019699A KR 930019699 A KR930019699 A KR 930019699A KR 950009930 A KR950009930 A KR 950009930A
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KR1019930019699A
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조경수
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김주용
현대전자산업 주식회사
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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 반도체 제조공정중에 형성되는 콘택홀에 콘택 저항값을 낮추기 위한 제1금속박막 및 확산 방지용의 제2금속박막을 스퍼터링(Sputtering) 방법으로 콘택 모서리에서 오버-행(over-hang)이 발생하지 않을 정도의 두께로 중측한 다음 가열에 의한 제1반응 금속박막을 형성한 상태에서 화학기상 증착법으로 확산 방지용의 제2금속박막에 크랙(crack)이 발생하지 않을 정도의 두께로 제3금속박막을 증착하고 가열에 의한 제2반응 금속박막을 형성한 후 금속배선을 형성하므로서 금속배선의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법에 관해 기술된다.

Description

반도체 소자의 금속배선 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 제1d도는 본 발명에 의한 반도체 소자의 금속배선을 형성하는 단계를 나타내는 단면도.

Claims (1)

  1. 반도체 소자의 금속배선 형성방법에 있어서, 실리콘 기판(1) 상의 산화막(3)을 소정의 폭으로 패턴화하여 상기 실리콘 기판(1)상에 형성된 접합영역(2)과 연통되도록 콘택홀(10)을 형성하고 전체구조 상부에 제1금속박막 및 제2금속박막(4 및 5)을 스퍼터링공정에 의해 순차적으로 증착한 다음 가열하여 상기 제2금속박막(5)상에 제1반응 금속박막(6)을 형성하는 단계와, 상기 단계로부터 제3금속박막(7)을 화학기상 증착 공정에 의해 증착한 후 가열하여 제2반응금속박막(8)을 형성한 다음 금속막(9)을 증착하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930019699A 1993-09-25 1993-09-25 반도체 소자의 금속배선 형성방법 KR950009930A (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100427539B1 (ko) * 1996-04-18 2004-07-01 주식회사 하이닉스반도체 반도체소자의다중금속층형성방법
KR100464393B1 (ko) * 1997-09-02 2005-02-28 삼성전자주식회사 반도체소자의금속배선형성방법

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Publication number Priority date Publication date Assignee Title
KR100427539B1 (ko) * 1996-04-18 2004-07-01 주식회사 하이닉스반도체 반도체소자의다중금속층형성방법
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