KR940022864A - 반도체 메모리장치의 제조방법 - Google Patents

반도체 메모리장치의 제조방법 Download PDF

Info

Publication number
KR940022864A
KR940022864A KR1019930004636A KR930004636A KR940022864A KR 940022864 A KR940022864 A KR 940022864A KR 1019930004636 A KR1019930004636 A KR 1019930004636A KR 930004636 A KR930004636 A KR 930004636A KR 940022864 A KR940022864 A KR 940022864A
Authority
KR
South Korea
Prior art keywords
conductive layer
buried contact
forming
layer
buried
Prior art date
Application number
KR1019930004636A
Other languages
English (en)
Other versions
KR960008575B1 (en
Inventor
최영제
정태영
박종우
김영필
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR93004636A priority Critical patent/KR960008575B1/ko
Priority to TW082110057A priority patent/TW227628B/zh
Priority to JP30954893A priority patent/JP3501297B2/ja
Priority to CN93120817A priority patent/CN1035141C/zh
Priority to EP93309941A priority patent/EP0601868A1/en
Priority to US08/164,671 priority patent/US5422295A/en
Publication of KR940022864A publication Critical patent/KR940022864A/ko
Application granted granted Critical
Publication of KR960008575B1 publication Critical patent/KR960008575B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

이중 핀(fin)구조의 커패시터를 가지는 디램 셀의 제조방법이 개시되어 있다.
종래에는 도전층으로 된 이중 핀 사이에 두껍게 평탄화된 BPSG막을 사용하였으나, 셀의 토플로지가 악화되며 이중 핀을 연결하는 부분이 과도식각으로 인하여 쉽게 부러지게 된다. 본 발명은 상기 BPSG막 대신에 식각속도가 큰 고온산화막을 얇게 형성하여 스토리지 전극을 형성하는 것을 특징으로 한다.
따라서 이중 편의 연결부분의 부러짐이 없이 셀의 토프로지가 개선된다.

Description

반도체 메모리장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도 내지 제11도는 본 출원인에 의해 기특허출원된 디램 셀의 제조과정을 각 단계별로 도시한 단면도들.

Claims (8)

  1. 그 표면에 소오스영역, 드레인영역, 게이트전극을 구비하는 트랜지스터가 형성된 반도체 기판 전면에 제1절연층을 형성하는 공정과, 상기 제1절연층상에 제1도전층을 형성하는 공정과, 상기 제1도전층 전면에 상기 제1도전층 및 후속되는 제2도전층보다 그 식각선택비가 큰 제1물질층을 균일한 두께로 형성하는 공정과, 상기 결과물에서 트랜지스터의 소오스영역 위로 메몰 콘택을 형성한 후 그 결과물 전면에 제2도전을 형성하는 공정과, 상기 제2도전층상에 포토레지스트층을 형성한 후 사진식각공정에 의해 상기 메몰 콘택을 중심으로 일정 거리내를 제외한 상기 제2도전층을 제거하는 공정과, 상기 노출된 제1물질층을 제거하는 공정과, 상기 제2도전층상에 잔존하는 포토레지스트층을 베이킹(baking)한 후 상기 포토레지스트층을 마스크로하여 상기 제1도전층의 일부를 제거하여 상기 제1도전층 및 제2도전층으로 구성되는 스토리지전극을 형성하는 공정과, 상기 스토리지 전극상에 잔존하는 포토레지스트층을 제거하는 공정 및, 상기 노출된 스토리지 전극의 전면에 유전체막 및 플레이트 전극을 형성하여 커패시터를 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  2. 제1항에 있어서, 상기 제1절연층은 그 최상층이 고온산화막(HTO막)인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  3. 제1항에 있어서, 상기 제1물질층은 고온산화막(HTO막)인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  4. 제3항에 있어서, 상기 메몰 콘택 형성시 상기 HTO막을 식각할 때 그에 따라 발생되는 플리머의 발생량을 조절하여 매몰 콘택의 크기를 조절하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  5. 제1항에 있어서, 상기 제2도전층은 상기 메몰 콘택의 내부가 매립되지 않을 정도로 얇게 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  6. 제1항에 있어서, 상기 제1물질층은 습식식각에 의해 HF 또는 BOE용액 중의 어느 하나를 이용하여 행하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  7. 제1항에 있어서, 상기 매몰 콘택 형성을 위한 사진 식각 공정시 사용되는 매몰 콘택 마스크는 통상의 스택 캐패시터의 매몰 콘택 형성을 위해 사용되는 매몰 콘택 마스크보다 노광 면적이 큰 마스크임을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  8. 제1항에 있어서, 매몰 콘택 형성시 상기 제1도전층의 두께를 조절하여 매몰 콘택 내부로서 잔존량에 의해 메몰 콘택의 크기를 조절하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR93004636A 1992-12-10 1993-03-24 Manufacture method of semiconductor memory device KR960008575B1 (en)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR93004636A KR960008575B1 (en) 1993-03-24 1993-03-24 Manufacture method of semiconductor memory device
TW082110057A TW227628B (ko) 1992-12-10 1993-11-29
JP30954893A JP3501297B2 (ja) 1992-12-10 1993-12-09 半導体メモリ装置の製造方法
CN93120817A CN1035141C (zh) 1992-12-10 1993-12-10 半导体存储器的制造方法
EP93309941A EP0601868A1 (en) 1992-12-10 1993-12-10 Semiconductor memory devices
US08/164,671 US5422295A (en) 1992-12-10 1993-12-10 Method for forming a semiconductor memory device having a vertical multi-layered storage electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR93004636A KR960008575B1 (en) 1993-03-24 1993-03-24 Manufacture method of semiconductor memory device

Publications (2)

Publication Number Publication Date
KR940022864A true KR940022864A (ko) 1994-10-21
KR960008575B1 KR960008575B1 (en) 1996-06-28

Family

ID=19352722

Family Applications (1)

Application Number Title Priority Date Filing Date
KR93004636A KR960008575B1 (en) 1992-12-10 1993-03-24 Manufacture method of semiconductor memory device

Country Status (1)

Country Link
KR (1) KR960008575B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399963B1 (ko) * 1996-12-24 2003-12-24 주식회사 하이닉스반도체 반도체 장치의 전하저장전극 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399963B1 (ko) * 1996-12-24 2003-12-24 주식회사 하이닉스반도체 반도체 장치의 전하저장전극 형성방법

Also Published As

Publication number Publication date
KR960008575B1 (en) 1996-06-28

Similar Documents

Publication Publication Date Title
KR0154161B1 (ko) 반도체소자의 캐패시터 제조방법
KR920018951A (ko) 고집적 반도체 메모리장치 및 그 제조방법
KR0136528B1 (ko) 불휘발성 반도체 메모리장치의 제조방법
KR950021644A (ko) 반도체 기억장치 및 그 제조방법
KR100255064B1 (ko) 반도체 기판상에 캐패시터를 형성하는 방법
KR960036086A (ko) 플래쉬 이이피롬 셀의 제조방법
KR940022864A (ko) 반도체 메모리장치의 제조방법
KR930008542B1 (ko) 반도체소자의 커패시터 제조방법
KR100275934B1 (ko) 반도체장치의 미세도전라인 형성방법
KR0151191B1 (ko) 반도체 메모리장치 제조방법
KR0124576B1 (ko) 반도체 메모리장치의 커패시터 및 이의 제조방법
KR0164152B1 (ko) 반도체소자의 캐패시터의 제조방법
KR100232161B1 (ko) 반도체 메모리장치 제조방법
KR100339418B1 (ko) 반도체 소자의 제조 방법
KR970000223B1 (ko) 디램(dram)셀 커패시터 구조 및 제조방법
KR930009584B1 (ko) 커패시터 제조방법
KR100334527B1 (ko) 반도체소자의전하저장전극형성방법
KR960006747B1 (ko) 스택캐패시터 제조방법
KR100277883B1 (ko) 반도체 소자의 제조 방법
KR960003758B1 (ko) 반도체 소자의 수직 스토리지 노드 형성 방법
KR100190520B1 (ko) 디램 셀의 커패시터 제조방법
KR0132747B1 (ko) 반도체 소자 및 그 제조방법
KR100219055B1 (ko) 반도체 장치의 미세 콘택홀 형성 방법
KR19990033874A (ko) 반도체 장치의 캐패시터 제조방법
KR950010076A (ko) 반도체소자의 디램셀 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010508

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee