KR940022863A - 스택 캐패시터 제조방법 - Google Patents

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박철수
정재관
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김주용
현대전자산업 주식회사
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Abstract

본 발명은 디램셀의 스택 캐패시터 제조방법에 관한 것으로, 종래의 원통형 또는 핀구조의 스택 캐패시터를 제조하는 공정보다 간단하고, 유효 캐패시터 면적을 증대시키기 위하여 저장전극 마스크로 제1감광막 패턴과 제2감광막 패턴을 형성하고, 절연층과 저장전극용 도전층의 식각선택비를 고려하여 터널형 저장전극의 구조로 스택 캐패시터를 제조하는 방법이다.

Description

스택 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의해 제조되는 디램셀의 레이아웃도, 제2A도 내지 제2G도는 제1도의 A-A를 따라 본 발명에 의해 제조하는 단계를 도시한 단면도, 제3A도 내지 제3G도는 제1도의 B-B를 따라 본 발명에 의해 제조하는 단계를 도시한 단면도.

Claims (5)

  1. 스택 캐패시터 제조방법에 있어서, 실리콘기판에 MOSFET를 형성하고 전체구조 상부에 평탄화용 BPSG층을 형성한 다음, 그 상부에 TEOS층(9)을 형성하고, 실리콘기판에 콘택되는 저장전극용 제1도전층(10)을 형성하는 단계와, 저장전극용 제1도전층(10) 상부면에 버퍼 옥사이드(11), 저장전극용 제2도전층(12) 및 마스크 절연막(13)을 적층한 다음, 저장전극 마스크용 제1감광막패턴(14)을 이용하여 마스크 절연막(13)의 패턴을 형성하는 단계와, 워드라인 방향으로 연장된 저장전극 마스크용 제2감광막팬턴(15)과 마스크 절연막(13) 페턴을 마스크로 이용하여 저장전극용 제2도전층(12)의 소정부분을 식각하고, 노출된 버퍼 옥사이드(11)를 웨트 식각하는 단계와, 마스크 절연막(13) 패턴과 노출된 저장전극용 제1및 제2도전층(10,12) 표면을 따라 저장전극용 제3도전층(16)을 형성하는 단계와, 블랜켓 식각으로 저장전극용 제1 및 제2도전층(16,12)을 식각하고, 웨트 에치로 노출되는 버퍼 옥사이드(11)를 식각하고, 노출되는 저장 전극용 제1도전층(10)을 블랜켓 건식식각하여 저장전극(30) 패턴을 형성하는 단계와, 저장전극(50) 상부 및 내부에 있는 마스크 절연막(13)과 버퍼 옥사이드(11)를 웨트 에치로 제거하고, 저장전극(50) 저부의 TEOS층(9)을 웨트 에치로 제거하여 터널형 저장전극을 형성하는 단계와, 저장전극(50)의 표면에 캐패시터 유전체막(17)을 형성하고, 그 상부에 플레이트 전극용 도전층(18)을 형성하는 단계를 포함하는 스택캐패시터 제조방법.
  2. 제1항에 있어서, 상기 버퍼 옥사이드(11)는 BPSG층으로 형성하는 것을 특징으로 하는 스택 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 마스크 절연막(13)은 옥사이드, 나이트 라이드, 옥사이드/나이트 라이드, 또는 TESO층으로 형성하는 것을 특징으로 하는 스택 캐패시터 제조방법.
  4. 제1항에 있어서, 상기 버퍼 옥사이드(11)을 웨트 식각하는 것은 NH4OH CLN, HF 또는 BOE에찬트를 사용하는 것을 특징으로 하는 스택 캐패시터 제조방법.
  5. 제1항에 있어서, 상기 TESO층(9)을 웨트 식각하는 것을 BOE에찬트를 사용하는 것을 특징으로 하는 스택 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR93004560A 1993-03-24 1993-03-24 Manufacture method of stack capacitor KR960008574B1 (en)

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