KR940012490A - 반도체집적회로장치 및 그 제조방법 - Google Patents

반도체집적회로장치 및 그 제조방법 Download PDF

Info

Publication number
KR940012490A
KR940012490A KR1019930023163A KR930023163A KR940012490A KR 940012490 A KR940012490 A KR 940012490A KR 1019930023163 A KR1019930023163 A KR 1019930023163A KR 930023163 A KR930023163 A KR 930023163A KR 940012490 A KR940012490 A KR 940012490A
Authority
KR
South Korea
Prior art keywords
integrated circuit
macrocell
insulating film
semiconductor integrated
semiconductor
Prior art date
Application number
KR1019930023163A
Other languages
English (en)
Other versions
KR100277197B1 (ko
Inventor
미쯔오 우사미
게이지로 우에하라
Original Assignee
가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쯔또무, 가부시끼가이샤 히다찌세이사꾸쇼 filed Critical 가나이 쯔또무
Publication of KR940012490A publication Critical patent/KR940012490A/ko
Application granted granted Critical
Publication of KR100277197B1 publication Critical patent/KR100277197B1/ko

Links

Classifications

    • H01L21/205—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Electron Beam Exposure (AREA)

Abstract

실질적으로 어떠한 결함이 없고 또한 신뢰성이 높은 반도체집적회로장치 및 칩의 결함구제나 새로운 소자로의 교환을 용이하게 실행할 수 있는 반도체직접회로장치의 제조방법에 있어서, 가공 정밀도의 저하나 반도체장치의 신뢰성의 저하와 가공 정밀도의 저하에 의해, 불량 매크로셀의 제거나 양호한 매크로셀의 실장시의 각 매크로셀 사이의 거리에 매우 엄격한 제약이 가해지고, 불량 매크로셀과 양호한 매크로셀에 대한 공정이 복잡하게 되어 전체적으로 코스트가 증가되는 문제점을 해결하기 위해서, 절연막과 반도체기판 사이의 계면이 미러면인 SOI기판을 마련하는 스텝, 반도체기판의 칩영역내에 제1차 배선을 각각 갖는 여러개의 매크로셀을 형성하는 스텝, 여러개의 매크로셀이 각각 결함이 있는가 양호한가를 검사하는 스텝, 검사에 의해서 판정된 불량 매크로셀을 SOI기판의 절연막의 하면까지 제거하는 스텝, SOI기판의 이면으로 부터 절연막의 하면까지 제거된 불량 매크로셀의 위치에 양호한 매크로셀을 매립하고, 접착제로 양호한 메크로셀을 고정하는 스텝, 불량 매크로셀의 교환후에 칩영역내에 매크로셀을 전기적 접속을 위한 제2차 배선을 실시하는 스텝을 포함하는 구성으로 하고 있다.
이러한 반도체집적회로장치를 이용하는 것에 의해, 결함이 없고 고신뢰성으로 반도체집적회로장치를 제조할수 있다.

Description

반도체집적회로장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 관한 양호한 매크로셀을 고정한 후에 배선을 실시한 기판의 주요부 단면도.
제2도는 본 발명에 관한 반도체집적회로장치를 제조하는 방법을 도시한 공정도.
제3도는 제1차 배선공정의 종료 직후에 얻은 기판의 평면도.
제4도는 제3도에 도시한 기판에 형성된 칩영역의 확대 평면도.

Claims (25)

  1. 미러면을 갖는 단결정 반도체기판, 상기 미러면의 전면상에 형성된 절연막, 상기 절연막상에 형성된 단결정 반도체 칩영역, 상기 칩영역내에 배치된 여러개의 매크로셀과 상기 반도체기판과는 다른 단결정 반도체기판내에 배치된 여러개의 매크로셀을 포함하고, 상기 칩영역내에 배치된 상기 여러개의 매크로셀중의 적어도 하나는 상기 다른 단결정 반도체기판내에 배치된 상기 매크로셀로 교환되는 반도체집적회로장치.
  2. 제1항에 있어서, 상기 반도체기판과 상기 다른 반도체기판의 각각은 단결정 실리콘으로 이루어지는 반도체집적회로장치.
  3. 제1항에 있어서, 상기 절연막은 이산화 실리콘으로 이루어지는 반도체집적회로장치.
  4. 제1항에 있어서, 상기 각각의 매크로셀은 그의 중앙부에 있어서의 셀내 회로영역과 상기 셀내 회로영역의 바깥둘레에 마련되어 상기 셀내 회로영역이 불량인가 양호한가를 검사하는 테스트 회로를 갖는 반도체집적회로장치.
  5. 제4항에 있어서, 상기 테스트회로는 상기 셀내 회로영역에 전기적으로 접속된 시프트 레지스터회로와 상기 시프트 레지스터회로에 전기적으로 접속된 테스트 패드를 갖는 반도체집적회로장치.
  6. 제4항에 있어서, 상기 셀내 회로영역은 게이트 어레이를 포함하는 반도체집적회로장치.
  7. 제4항에 있어서, 상기 셀내 회로영역은 SRAM을 포함하는 반도체집적회로장치.
  8. 제1항에 있어서, 상기 반도체기판상에 형성된 매크로셀과 상기 다른 반도체기판상에 형성된 매크로셀은 각각 서로 다른 반도체층내에 형성되는 반도체집적회로장치.
  9. 제8항에 있어서, 상기 반도체 기판에 형성된 매크로 셀의 각각은 CMOS회로로 이루어지는 RISC를 포함하고, 상기 다른 반도체 기판상에 형성된 매크로셀은 OEIC를 포함하는 반도체집적회로장치.
  10. 제1항에 있어서, 상기 칩영역은 메모리셀부, 상기 메모리셀부의 메모리셀의 어드레스를 제어하는 어드레스 제어부, 상기 메모리셀에 대해서 데이터를 입력 및 출력하는 데이터 입출력부를 각각 갖는 매크로셀을 포함하는 반도체집적회로장치.
  11. 제1의 절연막과 상기 제1의 절연막상에 형성된 반도체층을 갖는 SOI기판을 마련하는 스텝, 상기 제1의절연막과 실질적으로 동일한 에칭속도를 가지며 또한 상기 제1의 절연막에 도달하는 제2의 절연막을 갖는 집적회로소자와 각각의 집적회로소자가 불량인가 양호인가를 테스트하는 테스트회로를 각각 구비하는 여러개의 매크로셀을 포함하는 칩을 상기 SOI기판의 상기 반도체층의 소정의 영역에 형성하는 스텝, 각각의 매크로 셀내에 서로 독립적인 제1차 배선을 형성하는 스텝, 상기 테스트회로를 사용해서 각각의 집적회로가 불량인가 양호한가를 검사하는 스텝, 상기 제1의 절연막에 도달하는 홈을 상기 검사하는 스텝에서 불량으로서 판단된 매크로셀의 바깥둘레 주위에 형성하는 스텝, 상기 홈을 갖는 상기 SOI기판상에 상기 제1 및 제2의 절연막과는 다른 에칭속도를 갖는 보호막을 형성하는 스텝, 상기 홈상의 보호막은 유지하면서 상기 불량 매크로셀상의 상기 보호막을 노출하는 스텝, 상기 노출된 보호막을 에칭하는 스텝, 상기 제1 및 제2의 절연막을 에칭하여 상기 SOI기판으로부터 상기 불량 매크로셀을 제거하는 스텝, 상기 보호막을 제거하는 스텝, 상기 불량 매크로셀이 존재하는 위치에 양호한 매크로셀을 매립하고, 이 위치에 상기 양호한 매크로셀을 고정하는 스텝, 상기 홈 및 제1차 배선층을 갖는 상기 SOI기판상에 제3의 절연막을 형성하여 표면을 평탄화하는 스텝, 상기 제3의 절연막의 위치에 열림구멍부를 형성하는 스텝과 상기 열림구멍부를 갖는 상기 SOI기판상에 제2차 배선을 형성하고, 이 열림구멍부를 거쳐서 인접하는 매크로셀을 각각의 제2차 배선에 의해 상호접속하는 스텝을 포함하는 반도체집적회로장치의 제어방법.
  12. 제11항에 있어서, 상기 SOI기판의 제1의 절연막 아래의 기판은 실리콘으로 이루어지며, 상기 제1 및 제2의 절연막은 이산화 실리콘으로 각각 이루어지는 반도체집적회로장치의 제조방법.
  13. 제11항에 있어서, 상기 보호막은 질화 실리콘 또는 폴리 실리콘으로 이루어지는 반도체집적회로장치의 제조방법.
  14. 제12항에 있어서, 상기 제1 및 제2의 절연막은 불화 수소산으로 에칭되는 반도체집적회로장치의 제조방법.
  15. 제11항에 있어서, 각각의 집적회로소자는 게이트 어레이인 반도체집적회로장치의 제조방법.
  16. 제11항에 있어서, 각각의 집적회로소자는 SRAM 또는 아날로그 회로인 반도체집적회로장치의 제조방법.
  17. 제11항에 있어서, 상기 반도체 집적회로소자는 각각 서로 다른 회로를 갖는 소자인 반도체집적회로장치의 제조방법.
  18. 제11항에 있어서, 상기 양호한 매크로셀은 졸겔 또는 수증기와의 조합에 사용된 실라놀기를 이용하는 것에 의해 고정되는 반도체집적회로장치의 제조방법.
  19. 제11항에 있어서, 상기 SOI기판은 상기 제1의 절연막 하부에 마련된 절연막을 또 포함하는 반도체집적회로장치의 제조방법.
  20. 제11항에 있어서, 상기 홈상의 보호막은 유지하면서 상기 불량 매크로셀상의 상기 보호막을 노출하는 스텝은 전자빔에 의해 감광되는 레지스트막을 상기 보호막상에 형성하는 스텝과 검사시에 얻어진 정보에 따라 전자빔 직접 묘화기구에 의해 상기 레지스트막상에 바라는 패턴을 묘화하는 스텝을 포함하는 반도체집적회로장치의 제조방법.
  21. 제1의 절연막과 상기 제1의 절연막상에 형성된 반도체층을 갖는 SOI기판을 마련하는 스텝, 상기 제1의 절연막과 실질적으로 에칭속도가 동일하며 또한 상기 제1의 절연막에 도달하는 제2의 절연막을 갖는 집적회로소자를 각각 구비하는 여러개의 매크로셀을 포함하는 칩을 상기 SOI기판의 상기 반도체층의 소정의 영역에 형성하는 스텝, 각각의 매크로 셀내에 서로 독립적인 제1차 배선을 형성하는 스텝, 상기 제1의 절연막에 도달하는 홈을 소정의 제1의 매크로셀의 바깥둘레 주위에 형성하는 스텝, 상기 홈을 갖는 상기 SOI기판상에 상기 제1 및 제2의 절연막과는 다른 에칭속도를 갖는 보호막을 형성하는 스텝, 상기 홈상의 보호막은 유지하면서 상기 제1의 매크로셀상의 상기 보호막을 노출하는 스텝, 상기 노출된 보호막을 에칭하는 스텝, 상기 제1 및 제2의 절연막을 에칭하여 상기 SOI기판으로부터 상기 제1의 매크로셀을 제거하는 스텝, 상기 보호막을 제거하는 스텝, 상기 제1의 매크로셀이 존재하는 위치에 상기 제1의 매크로셀과는 기능이 다른 제2의 매크로셀을 매립하고, 이 위치에 상기 제2의 매크로셀을 고정하는 스텝, 상기 홈 및 제1차 배선층을 갖는 상기 SOI기판상에 제3의 절연막을 형성하여 표면을 평탄화하는 스텝, 상기 제3의 절연막의 위치에 열림구멍부를 형성하는 스텝과 상기 열림구멍부를 갖는 상기 SOI기판상에 제2차 배선을 형성하고, 이 열림구멍부를 거쳐서 인접하는 매크로셀을 각각의 제2차 배선에 의해 상호접속하는 스텝을 포함하는 반도체집적회로장치의 제조방법
  22. 제21항에 있어서, 상기 제1의 매크로셀은 CMOS회로로 이루어지는 RISC를 포함하고, 상기 제2의 매크로셀은 OEIC를 포함하는 반도체집적회로장치의 제조방법.
  23. 메모리 제어장치, 상기 메모리 제어장치에 전기적으로 접속되어 명령이나 연산을 처리하는 제1의 프로세서와 메인 메모리, 제1의 데이터통신 인터페이스를 거쳐서 상기 메모리 제어장치에서 전기적으로 접속된 데이터통신 제어장치를 구비한 중앙처리유닛과 상기 제2의 데이터통신 인터페이스를 거쳐서 상기 제1의 프로세서에 전기적으로 접속된 입출력용의 제2의 프로세서를 포함하고, 상기 제1의 프로세서, 상기 메모리 제어장치 및 상기 메인 메모리중의 적어도 하나는 그의 한쪽의 표면상에 미러면을 갖는 반도체기판, 상기 반도체기판의 미러면측의 전면상에 형성된 절연막, 상기 절연막상에 마련되어 단결정 반도체로 이루어지는 칩영역, 상기 칩영역내에 마련되어 상기 반도체기판상에서 형성된 여러개의 매크로셀, 상기 반도체기판과는 다른 반도체기판상에 형성된 매크로셀을 포함하는 반도체집적회로장치로 구성되어 있는 컴퓨터.
  24. 제23항에 있어서, 상기 반도체집적회로장치는 실리콘 반도체집적회로장치인 컴퓨터.
  25. 제23항에 있어서, 상기 메모리 제어장치 및 상기 데이터통신 제어장치는 광 파이버를 거쳐서 접속되어 있는 컴퓨터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930023163A 1992-11-12 1993-11-03 반도체집적회로장치 및 그 제조방법 KR100277197B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP92-302053 1992-11-12
JP30205392A JP3179595B2 (ja) 1992-11-12 1992-11-12 半導体集積回路装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR940012490A true KR940012490A (ko) 1994-06-23
KR100277197B1 KR100277197B1 (ko) 2001-02-01

Family

ID=17904347

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930023163A KR100277197B1 (ko) 1992-11-12 1993-11-03 반도체집적회로장치 및 그 제조방법

Country Status (3)

Country Link
US (1) US5391501A (ko)
JP (1) JP3179595B2 (ko)
KR (1) KR100277197B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3325456B2 (ja) * 1996-05-22 2002-09-17 株式会社アドバンテスト メモリリペア方法ならびにそのメモリリペア方法が適用される電子ビームメモリリペア装置およびメモリ冗長回路
US5648730A (en) * 1994-11-30 1997-07-15 Texas Instruments Incorporated Large integrated circuit with modular probe structures
US6259158B1 (en) * 1996-12-26 2001-07-10 Hitachi, Ltd. Semiconductor device utilizing an external electrode with a small pitch connected to a substrate
US6245586B1 (en) * 1998-10-09 2001-06-12 James Barry Colvin Wire-to-wire bonding system and method
JP2001085480A (ja) * 1999-09-10 2001-03-30 Mitsubishi Electric Corp 半導体装置および半導体集積回路装置の製造方法
EP1252654B1 (en) * 2000-01-28 2007-08-08 Interuniversitair Micro-Elektronica Centrum Vzw A method for transferring and stacking of semiconductor devices
US7260509B1 (en) 2001-07-06 2007-08-21 Cingular Wireless Ii, Llc Method for estimating changes in product life resulting from HALT using quadratic acceleration model
US7120566B1 (en) 2001-07-06 2006-10-10 Cingular Wireless Ii, Llc Method for estimating changes in product life resulting from HALT using exponential acceleration model
JP3658401B2 (ja) * 2002-09-20 2005-06-08 キヤノン株式会社 固体撮像装置及びそれを用いたカメラ
US20060261436A1 (en) * 2005-05-19 2006-11-23 Freescale Semiconductor, Inc. Electronic device including a trench field isolation region and a process for forming the same
US7670895B2 (en) 2006-04-24 2010-03-02 Freescale Semiconductor, Inc Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer
US7491622B2 (en) * 2006-04-24 2009-02-17 Freescale Semiconductor, Inc. Process of forming an electronic device including a layer formed using an inductively coupled plasma
US20070249127A1 (en) * 2006-04-24 2007-10-25 Freescale Semiconductor, Inc. Electronic device including a semiconductor layer and a sidewall spacer and a process of forming the same
US7528078B2 (en) 2006-05-12 2009-05-05 Freescale Semiconductor, Inc. Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer
US9209091B1 (en) 2011-08-05 2015-12-08 Maxim Integrated Products, Inc. Integrated monolithic galvanic isolator
CN109612792A (zh) * 2018-11-30 2019-04-12 西安交通大学 利用光刻和粉末冶金技术制备人工应力腐蚀裂纹的新方法
KR102707654B1 (ko) 2019-07-29 2024-09-13 삼성전자주식회사 반도체 메모리 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55156333A (en) * 1979-05-25 1980-12-05 Hitachi Ltd Si chip replacing method
JPS562646A (en) * 1979-06-22 1981-01-12 Hitachi Ltd Removal and reinstallation of silicon chip
JPS61206234A (ja) * 1985-03-11 1986-09-12 Hitachi Ltd 感熱記録ヘツドのｉｃチツプリペア方法
JPS61255032A (ja) * 1985-05-08 1986-11-12 Seiko Epson Corp 半導体集積回路素子交換方法
JPS6298737A (ja) * 1985-10-25 1987-05-08 Sharp Corp 半導体装置の交換方法
JPH01209736A (ja) * 1988-02-17 1989-08-23 Nec Corp 半導体素子の交換方法

Also Published As

Publication number Publication date
JP3179595B2 (ja) 2001-06-25
US5391501A (en) 1995-02-21
KR100277197B1 (ko) 2001-02-01
JPH06151591A (ja) 1994-05-31

Similar Documents

Publication Publication Date Title
KR940012490A (ko) 반도체집적회로장치 및 그 제조방법
US5773315A (en) Product wafer yield prediction method employing a unit cell approach
KR100934918B1 (ko) 식별 코드를 갖는 반도체 칩, 그 칩의 제조 방법, 및반도체 칩 관리 시스템
JP5526097B2 (ja) 半導体装置のレイアウト方法及びその半導体装置
KR100689709B1 (ko) 반도체 디바이스 제조를 위한 오버레이 마크 및 이를이용한 오버레이 측정방법
US4778771A (en) Process of forming input/output wiring areas for semiconductor integrated circuit
EP1284499B1 (en) Semiconductor wafer for in-process testing an integrated circuit and corresponding manufacturing method
KR101489329B1 (ko) 포토키 및 이를 이용한 반도체 소자의 제조방법
US4907039A (en) Semiconductor device
KR100394249B1 (ko) 집적 반도체에서의 테스트 구조물
US12117735B2 (en) Method of determining overlay error during semiconductor fabrication
US20230260924A1 (en) Overlay metrology mark
US6694500B2 (en) Design circuit pattern for test of semiconductor circuit
JPH09213901A (ja) Ｔｅｇを備えた半導体メモリおよびその検査方法
JPH06310633A (ja) 半導体装置
KR100680936B1 (ko) 반도체소자의 중첩도 검사방법
KR890004572B1 (ko) 반도체 장치의 수선을 위한 정렬구조물 제작방법
JPS58161336A (ja) 半導体集積回路装置
JP4572564B2 (ja) 半導体装置
KR20040092554A (ko) 반도체소자
JPS623944B2 (ko)
JPH0475358A (ja) 半導体ウェーハ
JPH10288836A (ja) 半導体装置製造用フォトレチクル
JP2005085788A (ja) 半導体装置のスクリーニング方法
JPH06283416A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081007

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee