KR940006729B1

KR940006729B1 - 영상신호 기록 재생장치

Info

Publication number: KR940006729B1
Application number: KR1019910000272A
Authority: KR
Inventors: 아다찌 마고또
Original assignee: 샤프 가부시끼가이샤; 쓰지 하루오
Priority date: 1990-04-06
Filing date: 1991-01-10
Publication date: 1994-07-27
Also published as: JPH03289883A; DE69028091D1; DE69028091T2; ES2091231T3; US5253076A; EP0451415A3; US5406382A; EP0451415A2; JP2522580B2; EP0451415B1

Abstract

내용 없음.

Description

영상신호 기록 재생장치

제1 내지 제22도는, 본 발명의 한 실시예를 표시하는 것이다.

제1도는 영상신호 기록재생장치의 신호의 상태를 표시하는 타이밍챠트이다.

제2도는 영상신호 기록재생장치의 구성을 표시하는 블럭도이다.

제3도는 기록계의 라인메모리 콘트롤회로의 일부를 표시하는 회로도이다.

제4도는 제3도에 있어서의 회로도의 신호의 상태를 표시하는 타이밍차트이다.

제5도는 기록계의 신호의 상태를 표시하는 타이밍챠트이다.

제6도는 라인메모리 콘트롤회로의 블럭도이다.

제7도는 필드판별회로의 회로도이다.

제8도는 필드판별회로의 신호의 상태를 표시하는 타이밍차트이다.

제9도는 프레임 클리어 펄스생성회로 및 셀렉터 펄스생성회로의 신호의 상태를 표시하는 타이밍차트이다.

제10도는 프레임클리어 펄스생성회로 및 셀렉터 펄스생성회로의 회로도이다.

제11도는 제1 및 제2라인메모리 콘트롤회로의 신호의 상태를 표시하는 타이밍차트도이다.

제12도는 제1 및 제2라인메모리 콘트롤회로의 회로도이다.

제13도는 PLL회로의 회로도이다.

제14도는, 기록계의 A/D변환기와 라인메모리와 D/A변환기와의 접속관계를 표시하는 회로도이다.

제15도는 재생계의 라인메모리 콘트롤회로의 구성을 표시하는 블럭도이다.

제16도는 재생계의 신호의 상태를 표시하는 타이밍차트이다.

제17도는 VD생성회로, 위상복귀수단, 및 필드판별회로의 접속관계를 표시하는 회로도이다.

제18도는 재생계의 라인메모리 콘트롤회로의 신호의 상태를 표시하는 타이밍챠트이다.

제19도는 재생계의 라인메모리 콘트롤회로의 일부의 표시하는 회로도이다.

제20도는 재생계의 라인메모리 콘트롤회로의 일부를 표시하는 회로도이다.

제21도는 재생계의 A/D변환기와 라인메모리와 D/A변환기와의 접속관계를 표시하는 회로도이다.

제22도는 영상신호 기록재생장치의 다른 구성예를 표시하는 블럭도이다.

제23도는 종래예를 표시하는 것이며, 영상신호 기록재생장치의 신호의 상태를 표시하는 타이밍차트도이다.

본 발명은 예를들면 HDT(High Definition Television) VTR(Video Tape Recorder)등의 넓은대역의 영상신호를 기록, 재생하는 영상신호 기록재생장치에 관한 것이다.

넓은 대역인 영상신호를 예를들면 자기테이프등의 기록매체에 기록하는 경우에는, 입력영상신호(제23도a)를 시간축변환 수단을 사용하여 2배로 시간연장시켜, 2채널로 분할시켜서 기록재생시킬수가 영상신호이다.

그리고, 종래의 영상신호 기록재생장치는, 상기 분할된 영상신호(제23도 a)의 홀수번째의 1H(수평주사기간)를 채널 1(CH1)의 기록신호(제23도 b)로 하는 한편, 짝수번째의 1H를 채널 2(CH2)의 기록신호(제23도 c)로 하여 위상이 갖추어진 상태에서 기록하고 있다.

또, 재생시에는, 상기의 2채널로 분할된 기록신호(제23도 b,c)를 시간 압축하므로써, 분할전의 입력영상신호(제23도 a)로 변환하고 있다. 그렇지만, 상기 종래의 영상신호 기록재생장치에서는, 2채널로 분할된 기록신호(제23도 b,c)를 분할전의 입력영상신호(a)로 변환 할 즈음의 회로가 복잡화 하다는 문제점을 가지고 있다. 즉, 분할된 기록신호(제23도 b,c)를 시간압축할 경우에는, 입력영상신호(제23도 a)의 수평동기신호에 상당하는 동기 분리신호(제23도 d.e)가 기준신호로서 사용된다.

이때에, 이것들의 동기분리신호(제23도 d.e)는, 위상이 갖추어진 상태에서 기록된 신호(제23도 b.c)를 재생하여 형성되기 때문에 위상이 갖추어진 것으로 된다. 따라서, 상기의 동기분리신호(제23도 d.e.)를 기준신호로 하였을 경우에는, 입력영상신호(제23도 a)가 가지고 있던 수평동기신호의 위상과 일치시키기 위하여 2체배(逮倍)회로등을 사용하지 않으면 아니되고, 회로의 복잡화를 초래하게 된다. 본 발명의 목적은, 분할된 기록신호를 분할전의 입력영상신호로 변환할 즈음의 회로를 간략화할수가 있는 영상신호 기록재생장치를 제공하는 데에 있다.

상기의 목적을 달성하기 위하여, 본 발명에 관한 영상신호 기록재생장치는, 입력영상신호를 N배로 시간신장하여 기록신호로하고, 이 기록신호를 N 또는 N의 정수배의 채널로 분할하여 기록매체인 자기테이프에 기록하는 기록계와, 상기 기록매체에 기록된 기록신호를 각 채널단위로 재생하고, 상기 분할된 기록신호의 동기분리신호를 입력 영상신호의 수평동기신호에 일치시키는 것으로 출력영상신호를 형성하는 재생계와를 포함하고, 상기 기록계는 각 채널의 기록신호의 위상을 1/N 수평주사기간 어긋나게 하는 위상변경수단을 가지고 있고, 재생계는 각 채널단위로 재생된 기록신호의 동기분리신호를 논리합하는 위상복귀수단을 가지고 있다. 상기의 구성에 의하면, 기록계는 위상변경수단을 가지고 있기 매문에, 기록매체에 기록된 각 채널의 기록신호의 위상이 1/N 수평주사기간 어긋나게 된다. 따라서, 재생시에는, 각 기록신호의 동기분리신호의 위상이 1/N 수평주사기간 어긋나게 재생된다. 그리고, 이것들의 동기분리신호가 위상복귀수단으로 논리합된다. 이결과, 논리합된 동기 분리신호와 입력영상신호의 수평동기신호가 일치하게 된다. 이것에 의하여, 영상신호 기록재생장치는, 분할된 기록신호를 출력영상신호로 변환할 즈음에 필요한 기록신호의 동기분리신호와 입력영상신호의 수평동기신호와의 일치를 상기의 위상복귀수단으로만 행하는 것이 가능하게되고, 예를들면 2체배회로등의 불요하게 되는 것으로 회로를 간단화할 수 있다.

본 발명의 또다른 목적, 특징, 및 우수한 점은, 아래에 표시하는 기재에 의하여 충분히 알수 있다. 또, 본발명의 이익은, 첨부도면을 참조한 다음의 설명에서 명백하게 될것이다.

본 발명의 한 실시예를 제1 내지 제22도에 의거하여 설명하면, 다음과 같다.

본 실시예는, 예를들면 회전헤드를 사용하여 헬리컬기록방식으로 기록하고, 기록한 것을 재생하는 영상신호 기록재생장치를 개시하고 있다. 이 영상신호 기록재생장치는, 제2도에 표시하는 바와같이, 입력영상신호를 기록신호로서 자기테이프(기록매체)에 기록하는 기록계와, 자기테이프에 기록된 기록신호를 재생영상신호로서 재생하는 재생계를 가지고 있다. 상기의 기록계는, 아날로그신호인 입력영상신호를 디지탈신호로 변환하는 A/D변환기(1)와, 입력영상신호의 수평동기신호 부분에 상당하는 동기분리신호를 형성하는 동기분리회로(2)를 가지고 있다.

상기의 동기분리회로(2)는, 위상변경수단인 라인메모리 콘트롤회로(3)에 접속되어 있다. 라인메모리 콘트롤회로(3)는, 동기분리회로(2)로 부터의 동기분리신호를 기초로하여 각종의 리세트 펄스나 클럭등을 라인메모리(4,5)에 각각 출력하도록 되어 있다.

즉, 상기의 라인메모리 콘트롤회로(3)는, 제 3도에 표시하는 바와같이, 예를들면 FF(플립플롭)회로(3a,3b,3c,3d,3e)나 NAND회로(3f,3g)를 가지고 있고, 1수평주사기간(이하 H라고 칭함)을 1주기로하는 HD신호(제4도 a) 및 클럭(제4도 b)을 기초로하여 리세트펄스(1)(제4도 e) 및 리세트펄스(2)(제4도 f)를 출력하도록 되어 있다.

리세트펄스(1,2)는 라인메모리(4,5)에 각각 입력된다.

제2도에 표시하는 바와같이, 라인메모리(4,5)에는 상술의 A/D변환기(1)가 접속되어 있고, 이 A/D변환기(1)로 부터 디지탈 신호화된 입력영상신호가 입력된다. 그리고, 라인메모리(4,5)는, 이 입력영상신호를 라인메모리 콘트롤회로(3)로 부터의 리세트펄스나 클럭등으로 2채널로 분리하여 시간신장시키는 것과 아울러, 위상이 1/2H 어긋난 상태로 출력하도록 되어 있다.

상기의 라인메모리(4,5)에서 2채널로 분리된 입력영상신호는, 2계통의 신호기록계에서 기록신호로 변환되도록 되어 있다. 이것들의 신호기록계는, 상술의 라인메모리(4,5), 디지탈신호를 아날로그 신호로 변환하는D/A변환기(6,7), 주파수 변조를 행하는 변조기(8,9), 및 소정의 전압으로 증폭하는 기록앰프(10,11)를 포함하고 있다. 그리고, 신호기록계에서 형성된 기록신호는, 헤드(12,13)를 사이에 두고 도시하지 않은 자기테이프에 위상이 1/2H 어긋난 상태로 2채널에 기록되도록 되어 있다.

한편, 재생계는, 기록계와 아울러, 상기의 헤드(12,13)에 접속되어 있고, 이것들의 헤드(12,13)를 사이에 두고 위상이 1/2H 어긋난 상태의 기록신호로서 재생되도록 되어 있다. 상기의 헤드(13,13)는, 재생된 기록신호를 증폭하는 재생앰프(14,15)에 접속되어 있고, 이것들의 재생앰프(14,15)는, 주파수를 전압으로 변환하는 복조기(復調基)(16,17) 각각에 접속되어 있다.

상기의 복조기(16,17)는, 아날로그신호를 디지탈신호로 변환하는 A/D변환기(18,19)에 접속되어 있는 것과 아울러, 기록신호로부터 수평동기신호 부분이 되는 동기분리신호를 분리하는 동기분리회로(22')에 접속되어 있다. 그리고, 이 동기분리회로(22)는, 동기분리신호를 논리합하는 위상복귀수단을 가지는 라인메모리 콘트롤회로(23)에 접속되어 있다. 이것에 의하여, 라인메모리 콘트롤회로(23)는, 입력영상신호와 동등한 주파수의 수평동기신호를 생성하도록 되어 있다.

라인메모리 콘트롤회로(23)는 라인메모리(20,21)에 접속되어 있고, 각 라인메모리(20,21)에는 A/D변환기(18,19)가 접속되고, 디지탈신호로 변환된 기록신호가 입력되도록 되어 있다. 그리고, 라인메모리(20,21)는, 라인메모리 콘트롤회로(23)로 부터의 신호를 기초로하여, 입력된 기록신호를 시간압축하도록 되어 있다. 이상과 같이, 신호재생계는, 재생앰프(14,15), 복조기(16,17), A/D변환기(18,17) 및 라인메모리(20, 21)로 이루어지고 있다.

라인메모리(20,21)는, 스위치(24)를 사이에두고 D/A변환기(25)에 접속되어 있다. 스위치(24)는, 홀수번째의 H로 라인메모리(20)와 D/A변환기(25)를 도통상태로 되도록하는 한편, 짝수번째의 H로 라인메모리(21)와 D/A변환기(25)를 도통상태로 되도록 되어 있다. 그리고, D/A변환기(25)는, 라인메모리(20,21)의 출력을 아날로그 신호로 변환하여 출력영상신호를 출력하도록 되어 있다.

상기의 구성에 있어서, 영상신호 기록재생장치의 동작에 관하여 아래에 설명한다.

입력영상신호(제1도 a)는, A/D변환기(1)에 입력되어 디지탈신호로 변환되는 것과 아울러 동기분리신호(2)에 입력되어 동기분리된다. 동기분리된 동기분리신호는, 시간신장을 위한 기준신호로 되고, 라인메모리 콘트롤회로(3)에 입력된다. 라인메모리 콘트롤회로(3)는, 동기분리신호에 의거하여 라인메모리를 제어하기 위한 각조의 신호를 생성한다.

또, A/D변환기(1)에서 디지탈신호로 변환된 입력영상신호(제1도 a), 라인메모리(4,5)에 입력되고, 2채널로 분리되어 시간 신장되는 것과 아울러, 위상이 1/2H 어긋난 상태의 기록신호(제1도 b.c)로 된다. 상기의 CH1의 라인메모리(4)의 출력(제1도 b)은 D/A변환기(6)에 입력되어 아날로그신호로 변환되는 한편, CH2의 라인메모리(5)의 출력(제1도 c)은 D/A변환기(7)에 입력되어 아날로그신호로 변환된다. 그리고 상기의 기록신호(제1도 b.c)는, 각각 변조기(8,9)에 입력되어 주파수 변조된후, 기록앰프(10,11)에서 각각 증폭되고, 헤드(12,13)를 사이에 두고 2채널에서 자기테이프에 기록된다.

한편, 자기테이프에 기록된 기록신호(제1도 b.c의 FM 변조파)는, 위상이 1/2H 어긋난 상태로 헤드(12,13)를 사이에 두고 각각 재생된후, 재생앰프(14,15)에 입력된다.

재생앰프(14,15)에서 증폭된 기록신호(제1도 b.c의 FM 변조파)는, 복조기(16,17)에서 복조된후, A/D변환기(18,19)에서 디지탈신호로 변환된다. 이 디지탈신호로 변환된 기록신호(제1도 b.c.의 디지탈신호)는, 각각 라인메모리(20,21)에 입력된다. 이때에, 상기의 복조기(16,17)에서 복조된 기록신호(제1도 b.c)로 부터는, 동기분리회로(22)에서 CH1의 동기분리신호(제1도 d) 및 CH2의 동기분리신호(제1도 e)가 분리된다. 이것들의 동기분리신호(제1도 d.e)는, 라인메모리 콘트롤회로(23)에 입력된다.

그리고, 이것들의 동기분리신호(제1도 d.e)는 위상이 1/2H 어긋난 상태로 논리합되고, 입력영상신호(제1도 a)와 동일한 동기분리신호(제1도 f)가 생성된다. 상기의 동기분리신호(제1도 f)는, 시간압축의 기준신호로서 라인메모리(20,21)에 출력된다.

라인메모리(20,21)는, 이동기분리신호(제1도 f)를 기초로하여 기록신호(제1도 b.c)를 시간압축시키게 된다. 즉, 스위치(24)가 홀수번째의 H에서 라인메모리(20)를 선택하고, 짝수번째의 H에서 라인메모리(21)를 선택하도록 전환하면서 기록신호는 시간압축된다. 이 시간압축된 기록신호(제1도 b.c)를 D/A변환기(25)에 입력시켜서, 입력영상신호(제1도 a)와 동일한 출력영상신호를 얻는것이 가능하게 되어 있다.

이와같이, 영상신호 기록재생장치는, 입력영상신호(제1도 a)를 자기테이프에 기록할즈음에, CH1의 기록신호(제1도 b)와 CH2의 기록신호(제1도 c)를 위상이 1/2H 어긋난 상태로 기록하고, 재생할즈음에, 상기의 기록신호(제1도 b.c.)로 부터 얻어진 동기분리신호(제1도 d.e)를 논리합하는 것으로, 입력영상신호(제1도 a)와 동일한 위상의 동기분리신호(제1도 f)를 얻는 것이 가능하게 되어 있다.

이것에 의하여, 상기 동기분리신호(제1도 f)를 기준신호로서한 영상신호 기록재생장치는, 입력신호(제1도 a)의 위상과 일치시키기 위한 2체베 회로등이 불요하게 되고, 분할된 기록신호(제1도 b.c)를 분할전의 입력영상신호(제1도 a)에 재생할즈음의 회로를 간단화하는 것이 가능하게 되어 있다.

또한, 본 실시예의 기록신호는, 2배로 시간신장되어 2채널에서 기록, 재생되도록 되어 있지만, 이것에 한정되는 것은 아니다. 즉, 기록신호는 N배(예를들면 3배나 4배등)로 시간신장되고, N 또는 N의 정수배로되는 채널(예를들면 3채널이나 4채널등의)로 분리하여 기록, 재생되도록 되어 있어도 좋다. 이 경우에는, 상기의 각 채널에서 기록되는 기록신호의 위상을 1/N 수평주사기간(H) 어긋나게하여 기록하고, 재생시에 각 채널의 동기분리신호를 논리합하는 것으로, 회로를 간단화하는 것이 가능하게 한다.

다음에, 상술한 기록계 및 재생계를 상세하게 설명한다.

제2도에 동기분리신호(2)로 부터 복합동기신호(제5도 a)가 입력되는 라인메모리 콘트롤회로(3)는, 제6도에 표시하는 바와같이, 복합동기신호(제5도 a)를 기초로 상술한 HD신호(제5도 b)를 출력하는 HD생성회로(33)를 가지고 있고, 이 HD 생성회로(33)의 출력은, 기준 클럭으로 되는 fsc 신호를 형성하는 PLL회로(39), HD 생성회로(33)와 마찬가지로 복합동기신호(제5도 a)가 입력되는 필드판별회로(34), 및 셀렉터펄스 생성회로(36)에 접속되어 있다.

상기의 필드 판별회로(34)는, 복합동기신호(제5도 a)로 부터 수직동기분리와 필드판별을 행하도록 되어있고, 필드판별회로(34)로 부터 출력되는 FD신호(제5도 d)는, 프레임 클리어 펄스 생성회로(35)에 입력되도록 되어 있다. 그리고 이 프레임 클리어 펄스 생성회로(35)는, 서로 위상이 다른 1프레임에 1회만 출력되고, 후수라는 FCLR1신호와 FCLR2 신호를 형성하고, 셀렉터 펄스 생성회로(36)에 출력하도록 되어 있다. 상기의 셀렉터펄스 생성회로(36)는, 홀수(H)를 선택하는 SEL1신호(제5도 f)와, 짝수(H)를 선택하는 SEL2신호(제5도 e)를 형성하도록 되어 있고, SEL1신호(제5도 f)는 채널 1측의 제1라인메모리 콘트롤회로(37)에 출력되는 한편, SEL2신호(제5도 e')는 채널 2측의 제2라인메모리 콘트롤회로(38)에 출력되도록 되어 있다.

상기의 제1라인메모리 콘트롤회로(37)는, 기록의 스타트 포인트를 표시하는 WRES1신호(제 5도 g), 기록의 클럭인 WLK1신호, 판독의 스타트 포인트를 표시하는 RRES1신호(제5도 i), 및 판독의 클럭인 RCLK1신호를 제2도의 라인메모리(4)에 출력되도록 되어 있다. 또, 제2라인메모리 콘트롤회로(38)는, 기록의 스타트 포인트를 표시하는 WRES2신호(제5도 h), 기록의 클럭인 WCLK2신호, 판독의 스타트 포인트를 표시하는 RRES2신호(제5도 j), 및 판독의 클럭인 RCLK2신호를 제2도의 라인메모리(5)에 출력하도록 되어 있다.

상기의 라인메모리 콘트롤회로(3)를 구성하는 회로에 관하여 설명한다. 홀수필드와 짝수필드를 판별하는 필드판별회로(34)는, 제 7 도에 표시하는 바와같이, 예를들면,4538등의 단안정(單安定) 멀티바이브레이터(100,102)와 HC(74)등의 FF회로(101,103)으로 이루어 지고 있다.

단안정 멀티바이브 레이터(100)에는, 복합동기신호(제8도 a)가 A단자(트리거입력단자)에 입력되도록 되어 았다. 이 단안정 멀티 바이브레이터(100)에는, 100KΩ의 저항(100a)과 100pF의 콘덴서(100b)가 설치되어 있고, 이 저항(100a) 및 콘덴서(100b)는, 복합동기신호 (제8도 a)의 하강에서 출력되는

신호(제8도 c)의 펄스폭을 설정하도록 되어 있다.

또, 복합동기신호(제8도 a)의 상기의

신호(제8도 c)가 클럭단자에 입력되는 FF회로(101)의 D단자에도 입력되도록 되어 있고, 이 FF회로(101)는, Q단자로부터 VD신호(제8도 d)를 출력하는 것과 아울러,

단자로부터 반전한

신호(제8도 e)를 출력하도록 되어 있다. 상기의 FF회로(101)의

단자는, 단안정 멀티바이브 레이터(102)의 B단자(트리거입력단자)에 접속되어 있고, 이 단안정 멀티바이브 레이터(102)에는 65KΩ의 가변저항(102a), 150KΩ의 저항(102b)의 100pF의 콘덴서(102c) 가 설치되어 있다. 그리고, 상기의 가변저항(102a), 저항(102b) 및 콘덴서(102c)는,

신호(제 8도 e)의 하강에서

단자로부터 출력되는

신호(제8도 F)의 펄스폭을 설정하도록 되어 있다. 상기의 단안정 멀티바이브레이터(102)의

단자는, FF회로(103)의 클럭단자에 접속되어 있고, 이 FF회로(103)의 D단자에는, HD신호(제8도 b)가 입력된다. 이것에 의하여, FF회로(103)는, HD신호(제8도 b)와

신호(제8도 f)와를 기초로 하여 홀수필드에서 L레벨로 되고, 짝수필드에서 H레벨로 되는 FD신호(제8도 g)를 Q단자로 부터 출력하도록 되어 있다.

상기 필드 판별회로(34)의 출력은, 제6도에 표시하는 바와같이, 프레임 클리어 펄스 생성회로(35)에 접속되어 있고, 이 프레임 클리어 펄스생성회로(35)는, 셀렉터 펄스 생성회로(36)에 접속되고, FCLR1신호 및 FCLR2신호를 출력하도록 되어 있다.

상기의 프레임 클리어 펄스 생성회로(35) 및 셀렉터 펄스 생성회로(36)는, 제10도에 표시하는 바와같은 회로구성으로 되어 있다. 프레임 클리어 펄스 생성회로(35)는, HD신호(제9도 b)가 입력되는 단안정 멀티바이브 레이터(104)를 가지고 있고, 이 단안정 멀티바이브 레이터(104)는, 소정의 펄스폭으로 설정된 LHD신호(제9도 c)를 출력하도록 되어 있다.

상기의 단안정 멀티 바이브 레이터(104)의

단자는, FF회로(105,106)의 클럭단자에 각각 접속되어 있고, FF회로(106)의 D단자(데이터단자)에는, FF회로(105)의 Q단자가 접속되어 있다. 또, FF회로(105)의 D단자에는, 4입력의 NAND회로(107)의 출력단자가 접속되어 있고, 이 NAND회로(107)의 각 입력단자에는, HC4040등의 카운터 회로(108) 의 Q₁단자, Q₂단자, Q₄단자, 및 Q₁₀단자(어떠한것도 출력 단자) 가 접속되어 있다.

또, 상기의 카운터회로(108)의 CLK단자에는, NOT회로(109)의 출력단자가 접속되어 있고, 이 NOT회로(109)의 입력단자에는, HD신호(제9도 b)가 입력되도록 되어 있다. 다시금, 상기의 카운터회로(108)의 RES 단자에는, NOT회로(110)의 출력단자가 접속되어 있고, 이 NOT회로(110)의 입력단자에는, 후술의 FCLR1신호(제9도 e)를 출력하는 2입력의 NAND회로(111)의 출력단자가 접속되어 있다. 이것에 의하여, FF회로(105,106)는, 525H째의 WRES신호를 리세트하는 MSK1신호(제 9도 g) 및 MSK2신호(제 9도 h)를 출력하도록 되어 있다.

상기의 NAND회로(111)의 각 입력단자에는, FF회로(112)의

단자와 FF회로(113)의 Q단자와가 접속되어 있다. 상기의 FF회로(112)의 Q단자는, FF회로(113)의 D단자에 접속되어 있고, FF회로(112)의 D단자에는, FD신호(제9도 a)가 입력되도록 되어 있다. 또, FF회로(112,113)의 클럭단자에는, 4fsc신호가 입력되도록 되어 있다. 이것에 의하여, NADN회로(111)는, FD신호(제9도 a)의 하강으로부터 4fsc신호의 1주기분의 펄스폭을 가지는 반전한

신호(제9도 e)를 출력하도록 되어 있다.

상기의 FF회로(112,113)의 클럭단자에 입력되는 4fsc신호는, FF회로(114,115)의 클럭단자에도 입력된다. FF회로(114)는, D단자가 FF회로(106)의 Q단자에 접속되어 있는것과 아울러, Q단자가 FF회로(115)의 D단자에 접속되어 있다. 그리고 이 FF회로(114)의

단자는, 2입력의 NAND회로(116)의 한쪽의 입력단자에 접속되고, 이 NAND회로(116)의 다른쪽의 입력단자에는, FF회로(115)의 Q단자가 접속되어 있다. 이것에 의하여 NAND회로(116)는, 상술한

신호(제9도 e)보다 약 1H분 위상이 앞선 반전한

신호(제9도i)를 출력한다.

상기의 NAND회로(111,116)로 부터 반전하여 출력되는

신호(제9도 e) 및

신호(제9도i)는, 1프레임에 1회의 비율로 발생하도록 되어있고,

신호(제9도 e)는, 프레임의 선단이 되는 1H째에서 발생하는 한편,

신호(제9도 i)는, 프레임의 후단이 되는 525째에서 발생하도록 되어 있다.

상기의

신호(제9도 e) 및

신호(제9도i)는, 셀렉터 펄스생성회로(36)에 출력하도록 되어있다. 이 셀렉터 펄스생성회로(36)는, 상기의

신호(제9도 e)가 입력되는 CLR단자를 가지는 FF회로(117) 및

신호(제9도i)가 입력되는 CLR단자를 가지는 FF회로(118)로 이루어지고 있고, 이것들의 각 FF회로(117,118)는, D단자와

단자와가 접속되고, 각 클럭단자에 HD신호(제9도 b)가 입력되도록 되어 있다. 이것에 의하여 FF회로(117)는, 짝수(H)를 선택하는 SEL2신호(제9도 f)를 출력하고, FF회로(118)는, 홀수(H)를 선택하는 SEL1신호(제9도 j)를 출력하도록 되어 있다.

상기의 SEL1신호(제9도 j) 및 FF회로(105)로 부터의 MSK1신호(제9도 g)는, 제6도에 표시하는 바와같이, 제1라인메모리 콘트롤부(37)에 출력되도록 되어 있고, SEL2신호(제9도 f) 및 제10도의 FF회로(106)로 부터의 MSK2신호(제9도 h)는, 제2라인메모리 콘트롤부(38)에 출력되도록 되어 있다. 이것들의 콘트롤부(37,38)는, 동일한 회로구성으로 형성되어 있고, 이 회로구성을 상세하게 설명하면, 제12도에 표시하도록 되어 있다.

제1라인메모리 콘트롤부(37,38)는, 4단의 FF회로(119∼122)를 가지고 있고, 각 FF회로(119∼122)의 클럭단자에는, 4fsc신호(제11도 a) 가 입력되도록 되어 있다. 또, 초단의 FF회로(119)의 D단자에는, SEL1신호(SEL2신호)인 SEL신호(제11도 b)가 입력되도록 되어 있고, 이 FF회로(119)의 Q단자는, 2단째의 FF회로(120)의 D단자에 접속되어 있다. 또, FF회로(120)의 Q단자는, 3단째의 FF회로(121)의 D단자에 접속되고, 이 FF회로(121)의 Q단자는, 최종단의 FF회로(122)의 D단자에 접속되어 있다. 상기의 FF회로(122)의

단자는, 2입력의 NAND회로(123)의 한쪽의 입력단자에 접속되어 있고, 이 NAND회로(123)의 다른쪽의 입력단자에는, 2단째의 FF회로(120)의 Q단자가 접속되어 있다. 이것에 의하여, 이 NAND회로(123)는, SEL신호(제11도 b)의 상승한후에 상승한 4fsc신호(제11도 a)의 1주기후로부터 4fsc신호의 2주기분으로 펄스폭을 가지는 반전한

신호(제11f)를 출력하도록 되어 있다.

또, 상기의 각 FF회로(119∼122)의 클럭단자는, 2단의 NOT회로(124,125)에 접속되어 있고, 2단째의 NOT회로(125)는, 4fsc신호(제11도 a)보다도 근소한 위상의 지연된

신호(제11도 d)를 출력하도록 되어있다. 또, FF회로(119)의 Q단자는, 2입력의 NAND(127)의 한쪽의 입력단자에 접속되어 있고, 이 NAND회로(127)의 다른쪽의 입력단자에는, FF회로(120)의

단자가 접속되어 있다.

상기의 NAND회로(127)의 출력단자는, 2입력의 OR회로(126)의 한쪽의 입력단자에 접속되어 있고, 이 OR회로(126)의 다른쪽의 입력단자에는, 제 6도의 셀렉터 펄스생성회로(36)로 부터의 MSK1신호(MSK2신호)인 MSK신호가 입력되도록 되어 있다. 이것에 의하여 OR회로(126)는, SEL신호(제11도 b)의 상승으로부터 4fsc신호의 1주기분의 펄스폭을 가지는

신호(제11도 c)를 출력하도록 되어 있다.

또, 상기의 NAND회로(127)의 출력단자는, HC'163등의 비동기 클리어형 분주회로(128)에도 접속되어 있다. 이 비동기 클리어형 분주회로(128)의 클럭단자에는, 상술의 4fsc신호(제11도 a)가 입력된다. 그리고,이 비동기 클리어형 분주회로(128)는, NOT회로(129)를 사이에 두고 4fsc신호의 1/2의 주파수를 가지는 반전한

신호(제11도 g)를 출력하도록 되어 있다. 이것에 의하여, 4fsc신호와 동등한 주파수를 가지는

신호(제11도 d)를 데이터의 기록에 이용하는 한편, 4fsc신호의 1/2의 주파수를 가지는

신호(제11도 g)를 데이터의 판독에 이용하는 것으로, 데이터를 2배로 시간신장하는 것이 가능하게 되어 있다.

다음에, 제6도에 표시하는 바와같이 제1 및 제2라인메모리 콘트롤부(37,38), 프레임 클리어 펄스 생성회로(35), 및 셀렉터펄스생성회로(36)에 입력되는 4fsc신호를 형성하는 PLL회로(39)에 관하여 상세하게 설명한다.

PLL회로(39)는, 제13도에 표시하는 바와같이, 예를들면 LS624등의 VCO(Voltage Control Oscillator)(40)와, 예를들면 3개의 HC161로 이루어지는 1/910카운터(41)와, 예를들면 MC4044등의 위상비교기(42)와, 저항 및 콘덴서로 이루어지는 LPF(Low Pass Fi1ter)(43)와로 구성되어 있다.

상기의 VCO(40)는, 3개의 1/910카운터(41)에 접속되어 있고, 4fsc신호를 출력하도록 되어 있다. 4fsc신호가 입력되는 1/910카운터(41)는, 4fsc신호를 1/910로 분주한 신호를 출력하고, 위상비교기(42)에 접속되어 있다. 그리고, 이 위상비교기(42)에는, 1/910카운터(410)로 부터의 신호와 비교되는 HD신호를 출력하는 HD생성회로(33)가 접속되어 있다.

상기의 위상비교기(42)는, 1/910카운터(41)로 부터의 신호와 HD신호와를 비교하여 위상 에러신호를 출력하고, LPF(43)를 사이에 두고 상술한 VCO(40)에 접속되어 있다. 이것에 의하여, VCO(40)는, LFP(43)에서 위상에러신호의 직류성분을 꺼내서 위상에러를 보정하도록 제어되는 것으로, HD신호에 대하여 위상이 갖추어지고, 또 NTSC신호인 경우, HD신호의 910배로 되는 14.318MHz의 기준클럭으로 되는 4fsc신호를 출력하도록 되어 있다.

다음에, 제2에 표시하는 바와같이, 상술한 제1및 제2라인메모리 콘트롤부(37,38)등을 가지는 라인 메모리 콘트롤회로(3)로 부터의 신호가 입력되는 라인메모리(4,5)와, 이것들의 라인메모리(4,5)에 접속된 A/D변환기(6,7)를 상세하게 설명한다. .

A/D변환기(1)는, 제14도에 표시하는 바와같이, 예를들면, MB40578등이 사용되어 있고, Vin단자에 입력된 3V∼5V의 입력영상신호를 8비트의 디지탈신호로 변환한다. 그리고 이 A/D변환기(1)는 디지탈신호를 출력하는 단자가 예를들면 F574SK AC574등의 래치회로(130)를 사이에 두고, 예를들면, HM63021등의 라인메모리(4,5)에 접속되어 있다.

상기의 한쪽의 라인 메모리(4)에는, 4fsc신호,

신호,

신호, 및

신호가 입력되도록 되어있고, RCLK1신호는, NOT회로(132)를 사이에 두고 2fsc CH1신호로서 출력되도록 되어 있다. 또, 다른쪽의 라인메모리(5)에는, 4fsc신호,

신호,

신호, 및

신호가 입력되도록 되어있고,

신호는, NOT회로(131)를 사이에 두고 2fsc CH2신호로서 출력되도록 되어 있다.

상기의 각 라인메모리(4,5)는, 예를들면 MB40778등의 D/A변환기(6,7)에 각각 접속되어 있고, 이것들의 각 D/A변환기(6,7)는, 라인메모리(4,5)로 부터의 디지탈신호를 아날로그신호로 변환하고, CH1 및 CH2의 기록신호로서 출력하도록 되어 있다.

또한, 상기의 기록신호는, 제5도에 표시하는 바와같이, CH1 및 CH2로 분할하기 때문에 최종단으로 되는 525H째의 데이터를 1/2H식 양 CH로 분할할 필요가 있다. 이때에 상기의 데이터 및 523H,524H째의 데이터는, 영상신호의 등화(等化)펄스의 부분이고, 영상으로서의 정보를 가지고 있지 않기 때문에, 본 실시예에서는, 525H째의 데이터를 라인메모리(4,5)에 기억시키지 않고, CH1측에 523H째의 데이터를 1/2H분 반복하여 판독시키도록 하고(제5도 k)CH2측에 524H째의 데이터를 1/2H분 반복하여 판독시키도록 하고 있다(제5도 m).

다음에, 재생계에 관하여 상세하게 설명한다.

재생계의 라인메모리 콘트롤회로(23)에는, 제15도에 표시하는 바와같이, CH1 및 CH2의 복합 동기신호(제16도 a.e)가 동기분리회로(22)로 부터 입력된다. 이것들의 복합동기신호(제16도 a.e)는 라인메모리 콘트롤회로(23)의 위상복귀수단인 OR회로(44)에 입력되도록 되어 있다.

이 OR회로(44)는 CH1 및 CH2의 복합동기신호(제16도 a.e)를 논리합한 복합동기신호인 Mixc-Sync신호(제16도 i)를 형성하고, 단안정 멀티 바이브레이터(48)에 출력하도록 되어 있다. 단안정 멀티 바이브레이터(48)는, 펄스폭을 일정하게 한 MIX HD신호(제16도 j)를 형성하고, 라인메모리 콘트롤부(49) 및 4fsc신호 빛 2fsc신호를 형성하는 PLL회로(50)에 출력하도록 되어 있다.

또, 상기의 CH1 및 CH2의 복합동기신호(제16도 a.e)는, VD생성회로(45,46)에도 입력된다. VD생성회로(45,46)는, CH1 및 CH2의 VD신호(제16도 c.g)를 형성하고, 필드판별회로(47)에 출력하도록 되어 있다. 그리고 이 필드회로(47)는, 필드판별을 행하여 RFD신호(제16도 h)를 라인메모리콘트롤부(49)에 출력하도록 되어 있다.

상기의 라인 메모리 콘트롤부(49)는, 입력되는 RFD신호(제16도h), MIX.HD신호(제16도j), 4fsc신호, 및 2fsc신호를 기초로하여 제2도의 라인메모리(20,21)를 제어하는 신호, 예를들면, H레벨에서 메모리(20,21)의 출력을 하이임피던스로 하고, L'레벨에서 라인메모리(20,21)로 부터 데이터를 출력시키는 OE1신호 및 OE2신호를 출력하도록 되어 있다.

다음에, 상기의 라인 메모리 콘트롤회로(23)의 회로구성을 상세하게 설명한다.

라인메모리 콘트롤회로(23)의 VD생성회로(45,46)는, 제17도에 표시하는 바와같이, 2단의 NOT회로(133,134,135,136)와, 2단째의 NOT회로(134,136)의 출력단자가 A단자에 접속된 단안정 멀티 바이브레이터(137,138)와, 단안정 멀티 바이브 레이터(137,138)의

단자가 클럭단자에 접속되는 것과 아울러, 상기의 NOT회로(134,136)의 출력단자가 D단자에 접속된 FF회로(139,140)로 이루어지고 있다. 이것에 의하여, FF회로(139,140)는 Q단자로부터 CH1 및 CH2의 VD신호(제16도 c.g)를 출력하도록 되어 있다.

상기의 VD신호(제16도 c.g)는, 필드판별회로(47)에 입력되도록 되어 있고, 이 필드판별회로(47)는, 단안정 멀티 바이브 브레이터(141)와 FF회로(142)로 이루어지고 있다. 상기의 단안정 멀티 바이브 레이터(141)는, A단자에 CH1의 VD신호(제16도 c)가 입력되도록 되어 있고,

단자가 FF회로(142)의 클럭단자에 접속되어 있다. 그리고, 단안정 멀티 바이브 브레이터(141)는, 상기의

단자로부터 반전한 CH1의

신호(제16도 d) FF회로(142)에 출력하도록 되어 있다.

상기의

신호(제16도 d)가 입력되는 FF회로(142)는, D단자에 CH2의 VD신호(제16도 g)가 입력되도록 되어 있고, 이 VD신호(제16도 g)와

신호(제16도 d)와로 RFD신호(제16도 h)를 출력하도록 되어있다.

또, 상술의 VD생성회로(45,46)의 초단의 NOT회로(133,135)는, 출력단자가 2입력의 OR회로(44)의 입력단자에 각각 접속되어 있고, 이 OR회로(44)는, CH1 및 CH2의 복합동기신호(제16도 a.c)를 논리합한 복합동기신호인 Mix C-Sync신호(제16도 i)를 출력하도록 되어 있다. 그리고, 이 OR회로(44)의 출력단자는, 단안정 멀티 바이브 레이터(48)의 A단자에 접속되고, 이 단안정 멀티 바이브 레이터(48)는, 입력된 Mix C-Sync신호(제16도 i)로부러 소정의 펄스폭의 Mix HD신호(제16도 j)를 출력하도록 되어 있다.

상기의 Mix HD신호(제16도 j) 및 필드판별허로(47)로 부터의 RFD신호(제16도 h)는, 제15도에 표시하는 바와같이, 라인메모리 콘트롤부(49)에 출력되도록 되어 있고, 이 라인메모리 콘트롤부(49)에는, 4fsc신호와 2fsc신호와를 출력하는 PLL회로(50)가 접속되어 있다. 상기의 라인 메모리 콘트롤부(49)는, 제19도에 표시하는 바와같이 , Mix HD신호(제18도 b)가 입력되는 NOT회로(143)와 FF회로(145,146)와를 가지고 있고, 상기의 NOT회로(143)는 HC4040등의 카운터 회로(147)의 클럭단자에 접속되어 있다.

상기의 카운터회로(147)는, RES단자가 NOT회로(144)의 출력단자에 접속되어 있고, Q₁단자, Q₂단자, Q₄단자 및 Q₁₀단자가 4입력의 NAND회로(148)에 접속되어 있다.

상기의 NAND회로(148)는, FF회로(145)의 D단자에 접속되어 있다.

이 FF회로(145)의 클럭단자에는, 상술한 Mix HD신호(제18도 b)가 입력되도록 되어 있다. 그리고, FF회로(145)는, NAND회로(148)로 부터의 신호와 Mix HD신호(제18도 b)와를 기초로 하여

단자로부터 RMSK신호(제18도 e)를 출력하도록 되어 있다.

상기의 FF회로(145)는,

단자가 2입력의 NOR회로(149)의 한쪽의 입력단자가 접속되어 있다. 이 NOR회로(149)의 다른쪽의 입력단자에는, RSEL(제18도 g)를 출력하는 FF회로(146)의 Q단자가 접속되어 있다. 그리고, 상기의 NOR회로(149)는, RSEL신호(제18도 g) 가 RMSK신호(제18도 e)와로

신호(제18도 l)를 출력하도록 되어 있는 것과 아울러, NOR회로(150)를 사이에 두고

신호(제18도 k)를 출력하도록 되어 있다.

한편, 필드판별회로(47)로 부터의 RED신호(제18도 g)는 FF회로(153)의 D단자에 입력되도록 되어 있다. 이 FF회로(153)의 클럭단자에는, PLL회로(50)로 부터의 2fsc신호(제18도 (o)가 입력되도록 되어 있다.

이 FF회로(153)는, Q단자 FF회로(154)의 D단자에 접속되어 있는 한편,

단자가 상술의 NOT회로(144)에 접속된 2입력의 NAND회로(152)의 한쪽의 입력단자에 접속되어 있다. 또,이 NAND회로(152)의 다른쪽의 입력단자에는 FF회로(154)의 Q단자가 접속되어 있다.

상기의 FF회로(154)의 클럭단자에는, 상기의 FF회로(153)와 마찬가지로 2fsc신호(제18도 (o)가 입력되도록 되어 있다. 이 2fsc신호(제18도 (o)는, FF회로(156,157)의 클럭단자에도 입력되도록 되어 있다. 이것들의 FF회로(156,157)는, FF회로(156)의

단자와 FF회로(157)의 D단자와가 접속되어 있고, FF회로(156)의 D단자에는, 상술한 NOT회로(143)가 접속되고, 반전한

신호(제18도 c)가 입력되도록 되어 있다. 또, 이 FF회로(156)의 CLR단자에는, FF회로(145)의

단자가 접속되어 있고, 이

단자로 부터의 RMSK신호(제18도 e)가 입력되도록 되어 있다.

또, 상기의 FF회로(156)의 Q단자가 FF회로(157)의 D단자외에 2입력의 NAND회로(151)의 한쪽의 입력단자에도 접속되어 있고, 이 NAND회로(151)의 다른쪽의 입력단자에는 FF회로(157)의

단자가 접속되어 있다.

그리고, 이 FF회로(157)는, NAND회로(151)를 사이에 두고 상술한 FF회로(146)의 CLR단자에 접속되고, CLR단자에 반전한

신호(제18도 F)를 출력하도록 되어 있다.

또, 상기의 FF회로(153,154,156,157)에 입력되는 2fsc신호(제18도o)는,

신호(제18도 i)를 생성하는 FF회로(158,159) 및

신호(제18도 j)를 생성하는 FF회로(162,163)에도 입력되도록 되어 있다. 상기의 FF회로(158,159)는, FF회로(158)의 Q단자와 FF회로(159)의 D단자와가 접속되어 있고, FF회로(158)의 D단자에는, 상술한 FF회로(146)의 Q단자가 접속되고, RSEL신호(제18도 g)가 입력되도록 되어있다.

또, FF회로(158,159)의 Q단자 및 D단자는, 2입력의 NAND회로(160)의 한쪽의 입력단자에 접속되어 있다. 그리고 이 NAND회로(160)의 다른쪽의 입력단자에는, FF회로(159)의

단자가 접속되고, 이 NAND회로(160)는, 한쪽의 입력단자가 GND레벨로된 LS32등의 OR회로(161)를 사이에 두고 반전한

신호(제18도 i)를 출력하도록 되어 있다.

한편, 상기의 FF회로(153,154)와 마찬가지로 2fsc신호(제18도 (o)가 입력되는 FF회로(162,163)는, FF회로(162)의 Q단자와 FF회로(163)의 D단자와가 서로 접속되어 있고, FF회로(162)의 D단자에는, 상술한 FF회로(146)의 D단자가 접속되고, 반전한

신호(제18도 h)가 입력되도록 되어 있다. 또, FF회로(162,163)의 Q단자 및 D단자는, 2입력의 NAND회로(164)의 한쪽의 입력단자에 접속되어 있다. 그리고, 이 NAND회로(164)의 다른쪽의 입력단자에는, FF회로(163)의

단자가 접속되고, 이 NAND회로(164)의 출력은, LS32등의 OR회로(165)의 한쪽의 입력에 접속되어 있다. OR회로(165)의 다른쪽의 입력은, FF회로(145)의

단자가 접속되어 있다.

그리고, OR회로(165)의 출력은,

신호(제18도g)를 출력하도록 되어 있다.

상기의 FF회로(158)에 입력되는 RSEL신호(제18도g)는, 제20도에 표시하는 바와같이 FF회로(166)의 D단자에도 입력되도록 되어 있고, FF회로(166)의 클럭단자에는, 제15도의 PLL회로(50)로 부터의 4fsc신호(제18도q)가 입력되도록 되어 있다. 또, 상기의 FF회로(166)의 Q단자는, 상기의 4fsc신호(제18도q)가 클럭단자에 입력되는 FF회로(167)의 D단자에 접속되어 있는 것과 아울러, 2입력의 NAND회로(168)의 한쪽의 입력단자에 접속되어 있다. 이 NAND회로(168)의 다른쪽의 입력단자에는, FF회로(167)의

단자가 접속되어 있다. 이것에 의하여, 이 NAND회로(168)는, LS32등의 OR회로(169)를 사이에 두고 반전한

신호(제18도m)를 출력하도록 되어 있다.

한편, 상술한 FF회로(162)에 입력되는

신호(제18도h)는, FF회로(170)의 D단자에도 입력된다. FF회로(170)의 클럭단자에는, 제15도의 PLL회로(50)로 부터의 4fsc신호(제18도g)가 입력되도록 되어 있다. 또, 상기의 FF회로(170)의 Q단자는, 상기의 4fsc신호(제18도g)가 클럭단자에 입력되는 FF회로(171)의 D단자에 접속되어 있는 것과 아울러, 2입력의 NAND회로(172)의 한쪽의 입력단자에 접속되어 있다. 이 NAND회로(172)의 다른쪽의 입력단자에는, FF회로(171)의

단자가 접속되어 있다. 상기의 NAND회로(172)의 출력은, LS32등의 OR회로(173)의 한쪽의 입력단자에 접속되어 있다. 이 OR회로(173)의 다른쪽의 입력단자에는, 제19도의 FF회로(145)로 부터의 RMSK신호(제18도e)가 입력되도록 되어 있다. 이것에 의하여, 이 OR회로(173)는, 반전한

신호(제18도n)를 출력하도록 되어 있다.

다음에, 상기의 라인메모리콘트롤회로(23)에서 제어되는 제 2도의 라인메모리(20,21)와, 이 라인메모리(20,21)에 접속된 D/A변환기(18,19)와를 상세하게 설명한다. 라인메모리(20,21)에는, 제21도에 표시하는바와같이, 예를들면, HM63021이 사용되고 있고, 한쪽의 라인메모리(20)에는, 라인메모리콘트롤회로(23)로부터의

신호, 4fsc신호, 및

신호등이 입력되도록 되어 있다.

또, 다른쪽의 라인메모리(21)에는, 라인메모리콘트롤회로(23)로 부터의 OE2신호, 4fsc신호 및

신호등이 입력되도록 되어 있다. 한쪽의 라인메모리(20)에는, CH1의 영상신호를 아날로그 신호로부터 디지탈신호로 변환하는 MB40578등의 A/D변환기(18) 가 접속되어 있다. 다른쪽의 라인메모리(21)에는, CH2의 영상신호를 아날로그 신호로 부터 디지탈신호를 변환하는 MB40578등의 A/D변환기(19)가 접속되어 있다. 그리고, 이것들의 라인메모리(20,21)의 출력은, MB40778등의 D/A변환기 (25)에 접속되고, 이 D/A변환기(25)는, 라인메모리(20,21)로 부터의 디지탈신호를 아날로그신호로 변환하여 출력영상신호로서 출력하도록 되어 있다.

또한, 본 실시예의 영상신호기록재생장치는, 제2도에 표시하는 바와같이, 기록계 및 재생계에 개개의 라인메모리(4,5,20,21) 및 라인메모리콘트롤회로(3,23)를 가지고 있으나, 이것에 한정되는 것은 아니고, 예를들면 제22도에 표시하는 바와같이 기록계와 재생계와에 공용되는 CH1 및 CH2의 라인메모리(26,27)와, 기록시 및 재생시에 상기의 라인메모리(26,27)를 제어하는 라인메모리콘트롤회로(28)를 가지고 있어도 좋다.

그리고, 이 경우에는, 기록과 재생과를 전환하는 REC/PB신호가 라인메모리콘트롤회로(28)에 입력되면, 라인콘트롤회로(28)는, 라인메모리(26,27)의 입출력단자에 접속된 SW[29,30,31,32(스위칭수단)]를 각각 제어하게 된다. 즉, 기록할 경우에는, SW(29∼32)가 a측으로 전환되는 것이 되고, A/D변환기(1)로 부터의 신호가 라인메모리(26,27)에 입력되고, 라인메모리콘트롤회로(28)의 제어를 받아서 시간신장된후, D/A변환기(6,7)에 출력된다. 한편, 재생할 경우에는, SW(29∼32)가 b측으로 전환되는 것이 되어, D/A변환기(18,19)로 부터의 신호가 라인메모리(26,27)에 입력되고, 라인메모리콘트롤회로(28)의 제어를 받아서 시간압축된후 D/A변환기(25)에 출력된다.

본 발명에 관한 영상신호기록재생장치는, 이상과 같이, 기록계가 각 채널의 기록신호의 위상을 1/N수평주사기간 어긋나게 하는 위상변경수단을 가지고 있고, 재생계가 각 채널 단위로 재생된 기록신호의 동기분리신호를 논리합하는 위상복귀수단을 가지고 있는 구성이다. 이것에 의하여, 기록매체에 기록된 각 채널의 기록신호의 위상이 1/N수평주사기간 어긋난 상태에서 기록되게 되며, 이 상태에서 재생된 기록신호의 동기분리신호가 복귀 수단으로 논리합되는 것으로, 논리합된 동기분리신호와 입력영상신호의 수평동기신호가 일치하게 된다.

따라서, 영상신호기록재생장치는, 분할된 기록신호를 출력영상신호로 변환할 즈음에 필요한 기록신호의 동기분리신호와 입력영상신호의 수평동기신호와의 일치를 상기의 논리합하는 위상 복귀 수단에서만 행하는 것이 가능하게 되고, 회로를 간단화할 수 있다. 발명의 상세한 설명의 항에 있어서 이룬 구체적인 실시형태, 또는 실시예는, 어디까지나 본 발명의 기술내용을 명백히 하는 것이며, 그와 같은 구체예에만 한정하여 좁은 의미로 해석되어야 하는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허청구사항의 범위내에서, 여러가지로 변경하여 실시할 수가 있는 것이다.

Claims

영상신호기록재생장치는, 입력영상신호를 N배로 시간신장하여 기록신호로 하고, 이 기록신호를 N또는 N의 정수배의 채널로 분할하여 기록매체에 기록하는 기록계와, 상기 기록매체에 기록된 기록신호를 각 채널단위로 재생하고, 각 기록신호의 동기분리신호를 입력영상신호의 수평동기신호에 일치시키는 것으로 출력영상신호를 형성하는 재생계와를 포함하고, 상기 기록계는, 각 채널의 기록신호의 위상의 1/N수평주사기간 어긋나게 하는 위상변경수단을 가지고 있고, 재생계는, 각 채널단위로 재생된 기록신호의 동기분리신호를 논리합하는 위상복귀수단을 가지고 있는 영상신호기록재생장치.
영상신호기록재생장치는, 입력영상신호로부터, 시간신장의 기준신호인 동기분리신호를 분리하는 제1동기분리회로와, 입력영상신호를 디지탈신호로 변환하는 제1A/D변환기와, 시간신장의 기준신호인 동기분리신호에 의거하여, 제1A/D변환기로 부터의 디지탈신호를 2채널로 분리하여 시간신장시키는 것과 아울러, 각 채널의 위상을 1/2수평주사기간만큼 어긋나게 하기 위한 신호를 출력하는 위상변경수단과, 위상변경수단으로 부터의 신호에 의거하여, 제1A/D변환기로 부터의 디지탈신호를 2채널로 분리하여 각각 시간신장하고, 또한 각 채널의 위상을 1/2수평주사기간만큼 어긋나게 한 기록신호를 출력하는 신호기록계와를 포함하고 있는 영상신호기록재생장치.
제2항에 있어서, 상기 위상변경수단은, 복수의 플립플롭과, 복수의 NAND회로와를 포함하는 제1라인메모리콘트롤회로로 이루어지고, 동기분리회로로부터의 동기분리신호와 클럭과에 의거하여,1수평주사기간을 l주기로 하는 신호를 출력하도록 되어 있는 영상신호기록재생장치.
제3항에 있어서, 상기 신호기록계는, 제1라인메모리콘트롤회로의 출력에 의거하여, 제1A/D변환기의 디지탈신호를 2채널로 분리하고, 각각 시간신장시키는 것과 아울러, 각 채널의 신호의 위상의 1/2수평주사기간만큼 어긋나게 하는 제1및 제2라인메모리와, 제1및 제2라인메모리의 출력을 아날로그신호로 각각변환하는 제1 및 제2D/A변환기와, 제1 및 제2D/A변환기의 출력을 각각 주파수변조하는 제1 및 제2변조기와, 제1 및 제2변조기의 출력을 증폭하여 각 채널에 대응한 기록신호를 출력하는 제1및 제2기록앰프와를 포함하고 있는 영상신호기록재생장치.
제2항에 있어서, 다시금, 재생된 2채널의 기록신호로 부터, 시간압축을 위한 기준신호인 동기분리신호를 각각 분리하는 제2동기분리회로와, 각 채널단위로 생성된 동기분리신호를 논리합하는 위상복귀수단을 가지고 있다. 이 논리합에 의하여 입력영상신호와 동등한 주파수의 수평동기신호를 생성하는 것과 아울러, 기준신호에 의거하여 신호압축을 위한 신호를 출력하는 제2라인메모리콘트롤회로와, 제2라인메모리콘트롤회로의 시간압축을 위한 신호에 의거하여, 재생된 2채널의 기록신호를 시간압축하는 신호재생계와를 포함하고 있는 신호 기록재생장치.
제5항에 있어서, 상기 신호재생계는, 재생된 2채널의 기록신호를 각 증폭하는 제1 및 제2재생앰프와, 제1및 제2재생앰프의 출력을 각각 복조하는 제1및 제2복조기와, 제1및 제2복조기의 출력을 디지탈신호로 각각 변환하는 제2 및 제3A/D변환기와, 제2라인메모리콘트롤회로로 부터의 시간압축을 위한 신호에 의거하여, 제2 및 제3A/D변환기의 출력을 각각 시간압축하는 제3 및 제4라인메모리와, 홀수번째의수평주사기간에서 제3라인메모리의 출력으로 전환하는 한편, 짝수번째의 수평주사기간에서 제4라인메모리의 출력으로 전환하는 스위치 수단과, 스위치수단의 출력을 아날로그신호를 변환하여 출력영상신호를 생성하는 제3D/A변환기와를 포함하고 있는 영상신호기록재생장치.
제3항에 있어서, 상기 제1라인메모리콘트롤회로는, 다시금, 동기분리회로로 부터의 입력되는복합동기 신호에 의거하여 HD신호를 출력하는 HD생성회로와, 수직동기분리와, 홀수필드인가 짝수필드인가의 판별을 행하는 필드판별회로와, 필드판별회로의 출력에 의거하여 서로 위상이 다른 1프레임에 1회의 비율로 출력되는 2개의 신호를 생성하는 프레임 클리어 펄스 생성회로와, 프레임 클리어 펄스 생성회로의 출력에 의거하여, 홀수수평주사기간을 선택하기 위한 신호와, 짝수수평주사기간을 선택하기 위한 신호와를 생성하는 셀렉터펄스 생성회로와, 기준클럭을 생성하는 PLL회로와, 기록의 스타트 프인트를 표시하는 신호, 판독의 스타트 포인트를 표시하는 신호, 및 판독의 클럭을 각각 출력하는 제1 및 제 2 라인메모리콘트롤부와를 포함하고 있는 영상신호기록재생장치.
제7항에 있어서, 상기 필드판별회로는, 2개의 단안정 멀티바이브레이터와 2개의 플립플롭회로와를 포함하고, 입력되는 복합동기신호 및 HD신호에 의거하여 VD신호를 출력하는 것과 아울러, 홀수필드에서 로우레벨로 되고, 짝수필드에서 하이레벨로 되는 FD신호를 출력하도록 되어 있는 영상신호기록재생장치.
제8항에 있어서, 상기 프레임 클리어 펄스 생성회로는, 복수의 플립플롭과 NAND회로로 이루어지고, 필드판별회로의 FD신호 및 PLL회로의 기준클럭에 의거하여, 프레임의 선단에 대응하는 수평주사기간에서, FD신호의 하강으로 부터 기준클럭신호의 1주기분의 펄스폭을 가지는 제1클리어신호를 발생하는 회로와, 복수의 플립플롭과 NAND회로로 이루어지고, 필드판별회로의 FD신호 및 PLL회로의 기준클럭에 의거하여, 프레임의 후단에 대응하는 수평주사기간에서 발생되고, 상기의 제1클리어신호의 위상에 대하여 대략 1수평주사기간만큼 앞선 제2클리어신호를 발생하는 회로와, 단안정 멀티바이브레이터, 카운터, 복수의 플립플롭 및 복수의 NAND회로로 이루어지고, HD신호에 의거하여 기록의 스타트 포인트를 표시하는 신호를 리세트하는 2개의 신호를 출력하는 회로와를 포함하고 있는 영상신호기록재생장치.
제9항에 있어서, 상기 셀렉터펄스생성회로는, 제1클리어신호가 입력되는 클리어단자, 및 HD신호가 입력되는 클럭단자를 가지고 있고, 제1클리어신호가 입력되면 짝수수평주사기간을 선택하는 신호를 출력하는 제1플립플롭 회로와, 제2클리어신호가 입력되는 클리어단자, 및 클럭단자를 가지고 있고, 제2클리어신호가 입력되면 홀수수평주사기간을 선택하는 신호를 출력하는 제2플립플롭회로와를 포함하고 있는 영상신호기록재생장치.
제10항에 있어서, 상기 제1 또는 제2라인메모리콘트롤부는, 4단의 플립플롭회로, 복수의 NAND회로, 복수의 인버터회로 및 비동기클리어형 분주 회로와를 포함하고, 복수의 인버터회로는, 기준클럭신호보다도 근소한 위상이 지연된 기록클럭을 출력하고, 상기 분주기는, 기준클럭신호의 1/2의 주파수를 가지는 판독의 클럭을 출력하고, 이것에 의하여 데이터가 2배로 시간신장되도록 되어 있는 영상신호기록재생장치.
제 5항에 있어서, 상기 제 2 라인메모리콘트롤회로는, 다시금, 위상복귀수단에 의한 논리합된 복합동기신호의 펄스폭을 일정하게 하는 단안정 멀티바이브레이터와, 기준클럭 및 1/2의 주파수를 가지는 클럭을 생성하는 PLL회로와, 각 채널에 대응한 VD신호를 생성하는 제1 및 제2VD생성회로와, 필드판별회로와,단안정 멀티바이브레이터, 필드판별회로 및 PLL회로의 각 출력에 의거하여, 각종 제어신호를 출력하는 라인메모리콘트롤부와를 포함하고 있는 영상신호기록재생장치.
제12항에 있어서, 상기 제1 또는 제2VD생성회로는, 단안정 멀티바이브레이터와, 플립플롭과를 포함하고, 각 채널마다 VD신호를 출력하도록 되어 있는 영상신호기록재생장치.
제13항에 있어서, 상기 필드판별회로는, 트리거 입력단자와 반전출력단자와를 가지는 단안정 멀티바이브레이터와, 데이터 입력단자와 클럭입력단자와를 가지는 플립플롭과를 포함하고, 트리거 입력단자에는 상기 제1VD생성회로의 출력이 접속된 한편, 데이터 입력단자에는 제2VD생성회로의 출력이 접속되고, 반전출력단자를 클럭입력단자에 접속되어 있는 영상신호기록재생장치.
영상신호기록재생장치는, 입력영상신호로부터, 시간신장의 기준신호인 동기신호를 분리하는 제 1동기분리회로와, 입력영상신호를 디지탈신호로 변환하는 제1A/D변환기와, 재생된 기록신호로부터 시간압축의 기준신호인 동기신호를 분리하는 제2동기분리회로와, 각 채널마다 재생된 기록신호를 디지탈 변환하는 N개의 A/D변환기와, 기록시와 재생시와에서 공용하여 사용되는 N개의 라인메모리와, 기록시에 라인메모리의 출력을 아날로그 신호로 변환하는 N개의 D/A변환기와, 재생시에 라인메모리의 출력을 아날로그신호로변환하여 출력영상신호를 생성하는 제1D/A변환기와, 기록시에, 라인메모리에 대하여, 제1동기분리회로의 출력에 의거하여 제1A/D변환기의 출력을 N배로 시간신장시켜, N 또는 N의 정수배의 채널로 분리시키는 것과 아울러, 1/N수평주사기간만큼 각 채널의 위상을 어긋나게 하는 한편, 재생시에, 라인메모리에 대하여, 제2동기분리회로의 출력에 의거하여 상기 N개의 A/D변환기의 출력을 시간압축시키는 것과 아울러, 제2동기분리회로의 출력을 논리합하는 라인메모리콘트롤회로와, 기록시에 제1A/D변환기의 출력이 라인메모리의 입력에 각각 접속되도록 전환하는 것과 아울러, 라인메모리의 각 출력이 대응하는 상기 N개의 D/A변환기에 입력되도록 전환하는 한편, 재생시에 상기 N개의 A/D변환기와 대응하는 라인메모리에 각각 접속되도록 전환하는 것과 아울러, 라인메모리의 각 출력이 제1D/A변환기에 입력되도록 전환하는 스위칭 수단을 포함하고 있는 영상신호기록재생장치.