KR940005711B1 - 이중몰딩 패키지 및 몰드 금형 - Google Patents

이중몰딩 패키지 및 몰드 금형 Download PDF

Info

Publication number
KR940005711B1
KR940005711B1 KR1019910013949A KR910013949A KR940005711B1 KR 940005711 B1 KR940005711 B1 KR 940005711B1 KR 1019910013949 A KR1019910013949 A KR 1019910013949A KR 910013949 A KR910013949 A KR 910013949A KR 940005711 B1 KR940005711 B1 KR 940005711B1
Authority
KR
South Korea
Prior art keywords
molding
package
mold
cavity
double
Prior art date
Application number
KR1019910013949A
Other languages
English (en)
Other versions
KR930004047A (ko
Inventor
노길섭
Original Assignee
현대전자산업주식회사
정몽헌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업주식회사, 정몽헌 filed Critical 현대전자산업주식회사
Priority to KR1019910013949A priority Critical patent/KR940005711B1/ko
Publication of KR930004047A publication Critical patent/KR930004047A/ko
Application granted granted Critical
Publication of KR940005711B1 publication Critical patent/KR940005711B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)
  • Injection Moulding Of Plastics Or The Like (AREA)

Abstract

내용 없음.

Description

이중몰딩 패키지 및 몰드 금형
제1도는 종래의 세라믹 패키지 단면도.
제2도는 종래의 프라스틱 패키지 단면도.
제3도는 종래의 크린 컴파운드 패키지 측면도.
제4도는 종래의 크린 컴파운드 패키지에 보이드가 형성된 상태를 보인 측면도.
제5도는 리드프레임을 몰딩시킨 상태의 예시사시도.
제6도는 일반적인 몰드금형의 단면도.
제7도 (a)는 종래의 프라스틱 패키지(P-DIP) 제조용 캐비티 평면도.
(b)는 제7도 (a)의 A-A선 단면도.
제8도 (a)는 종래의 PLCC형 패키지 제조를 위한 캐비티 블럭 평면도.
(b)는 제8도 (a)의 B-B선 단면도.
제9도는 본 발명에 따른 1차 몰딩 상태의 패키지 측면도.
제10도는 본 발명에 따른 2차 몰딩 상태의 패키지 측면도.
제11도 (a)는 본 발명의 1차 몰딩을 위한 캐비티의 일예를 보인 평면도.
(b)는 제9도 (a)의 사시도.
본 발명은 이중몰딩 패키지 및 몰드금형에 관한 것으로, 칩을 와이어본딩한 리드프레임을 크린컴파운드로 1차 몰딩하고, 이를다시 몰딩 컴파운드로 2차 몰딩시킴으로
일반적으로 세라믹 패키지는 제1도와 같이 나타낼수 있으며 하판(1)에 칩(2) 및 리드프레임(3)이 고정되고, 그위를 상판(4)으로 고정시키며, 칩(2)에 대응하는 상판(4) 부위에는 유리층(5)이 형성된다. 또한 프라스틱 패키지는 제2도와 같이, 리드프레임(6)의 본딩패드(7)에 칩(2)이 고정되어 칩(2)과 리드프레임(6)이 와이어본딩된 상태에서 프라스틱 몰딩물(8)로 몰딩시켜 완성하며, 몰딩물(8)중 칩(2)에 대응하는 부위에는 유리층(9)이 역시 형성되도록 제조된다.
한편 크린컴파운드 패키지는 제3도와 같이 리드프레임(6)에 칩(2) 어태치 및 와이어 본딩후 크린컴파운드(10)로 몰딩시켜 제조된다. 그러나 세라믹패키지의 경우는 상판(4)에 유리층(5)을 형성함에 따른 제작상의 어려움과, 상, 하판을 고정시킴에 따른 공정수의 증가로 제조비가 상승되는 문제점이 있다. 또한 프라스틱 패키지의 경우는 몰딩물(8) 표면중앙에 형성된 유리층(9)이 몰딩물과 열팽창율이 다르기 때문에 신뢰성(Reliability)이 떨어지는 문제점이 있으며, 크린컴파운드 패키지는 제조는 용이하나 제4도에 표현된 바와 같이 패키지 내부에 형성된 내부 보이드(11)와 패키지 외부에 형성된 외부 보이드(12)로 인하여 빛투과율의 문제점이 있었다. 특히 EPROM의 경우 크린컴파운드는 필러(Filler)가 거의 함유되어있지 않기 때문에 빛의 난반사로 EPROM 기능의 저하를 가져오게 된다.
이와같은 크린컴파운드 패키지에서 보이드(11, 12)가 발생하는 것을 제5도 내지 제8도를 통하여 설명하면, 제5도는 반도체 조립공정중 와이어본딩을 완료한 4매의 리드
이때 리드프레임(6)의 몰딩부위에 몰딩물(20)이 몰딩되는 것은 제6도에서와 같이 캐비티(33)를 하나만 도시하여 예시한 몰드금형(30)을 이용하는 것이다. 몰드금형(30)은 상형(31) 및 하형(32)으로 이루어지며 각 상형(31) 및 하형(32)에는 리드프레임(6)의 몰딩부위의 갯수에 상응하는 캐비티(33)를 가지는 케이스(34)가 고정된다. 이러한 몰드금형(30)을 이용하여 리드프레임(6)을 몰딩시키고자 할때에는 몰드금형(30)의 상형 및 하형(31, 32) 사이에 있는 체이스(34)의 캐비티(33) 부위에 리드프레임(6)의 몰딩부가 위치되도록하고, 상형(31)에 형성한 포트(35)에 가열시킨 몰드수지(36)를 제공하여 플랜저(37)로 가압시키면, 런너(38) 및 게이트(39)를 통하여 캐비티(33)에 몰드수지(36)가 공급됨으로써 제5도와 같이 리드프레임(6)의 몰딩부에 몰딩물(20)이 몰딩된 리드프레임을 제조하게 되는 것이다.
이러한 몰드금형(30)에서의 체이스(34)에 형성된 캐비티(33)의 평면 및 단면형상은 제7도 및 제8도로 예시할 수 있다. 제7도는 P-DIP형 패키지 제조에 사용되는 캐비티중 하나만을 도시한 것으로 패키지의 형상을 한 캐비티(33)와, 캐비티(33)에 용융된 몰드수지(36)가 들어오는 입구인 게이트(39)와, 캐비티(33)에 있던 공기가 빠져나가도록 하는 에어밴트(40)로 이루어진다. 제8도는 PLCC형 패키지 제조에 사용되는 것으로 PLCC형 패키지 형상을 한 캐비티(33)와, 캐비티(33)로 용융된 몰드수지(36)가 들어오는 입구인 게이트(39)와, 캐비티(33)에 있던 공기가 빠져나가도록 캐비티(33)의 사각 모서
이 경우 이러한 캐비티(33)를 이용하여 패키지를 제조할 경우 에어벤트(40)가 캐비티(33)의 크기에 비해 작기 때문에 캐비티내에 있던 공기가 미쳐 빠져나가지 못하고 제4도와 같은 보이드(11, 12)를 이루게 되는 것이다.
본 발명은 크린컴파운드를 사용 패키지를 제조하되 보이드를 없앨수 있도록 하는 방안을 연구검토하여 완성한 것으로, 상면을 제외한 측면에 단차를 두도록 크린컴파운드로 1차 몰딩하여 1차 몰딩물을 형성하고, 이를 다시 2차 몰딩시켜 2차 몰딩물로 패키지를 이루게하여 보이드를 없애도록 하는 이중 몰딩 패키지를 제공함을 특징으로 한다. 즉, 상면이 패키지의 표면을 이루도록하되 측면은 단차를 두도록 크린컴파운드로 리드프레임의 몰딩부를 1차 몰딩한 1차 몰딩물과, 1차 몰딩물의 상면을 제외한 부위를 2차 몰딩시킨 2차 몰딩물로 구성된 것이다.
본 발명은 또한 보이드 발생을 방지할 수 있는 이중 몰딩 패키지용 몰드금형을 제공함을 특징으로 한다. 즉, 몰드금형을 이루는 체이스의 캐비티의 측면에 측면방향을 따라 형성시킨 에어밴트를 포함하며, 캐비티의 내측면에 측면을 따라 형성시킨 단부를 포함하도록 구성된 것이다.
본 발명의 1차 몰딩상태는 제9도와 같이 예시될 수 있으며, 리드프레임(6)의 와이어 본딩부위 둘레만을 몰딩할 정도의 크기로 크린컴파운드로 몰딩시켜 1차 몰딩물(100)을 이루게하며, 상면(110)은 창을 이룰정도의 크기로 평평하게 하고, 측면은 리드프레임(6)에 가까울수록 폭이 커지도록한 단부(111)를 형성한다. 1차 몰딩물(100)의 하면은 실제의 패키지 높이보다 낮도록 형성되나 그 형상은 크게 한정되지 않는다.
다음 제9도와 같은 1차 몰딩상태에서 2차 몰딩시키면, 제10도와 같이 예시할 수
본 발명의 바람직한 1차 몰딩물(100)을 형성하기 위한 캐비티는 제11도와 같이 예시할 수 있으며, 패키지의 크기(1점 쇄선으로 표시한 부위)보다 작게 형성한 캐비티(33)의 측면일부에 측면을 따라 에어밴트(50)를 형성한다. 또한 캐비티(33)의 내측면에는 수개의 단을 이룬 단부(51)를 형성한다. 즉, 1차 몰딩물(100) 자체의 크기가 패키지의 크기보다 작기 때문에 캐비티(33)내의 공기배출이 용이하도록함에 대하여, 캐비티(33) 내측면에 단부(51)를 이루게하여 제9도와 같은 형상으로 1차 몰딩될 수 있도록함과 동시에, 제10도와 같이 2차 몰딩시킬때에 2차 몰딩물(120)과의 접착력을 극대화시킨다. 한편, 제11도와 같은 캐비티(33)를 이용하여 1차 몰딩한 다음에는 제8도등과 같은 통상의 캐비티(33)를 이용하여 제조하여도 1차 몰딩물(100)에 의하여 캐비티(33)의 공간이 이미 작아졌으므로 몰딩시에 공기배출량이 작아져서 제4도와 같은 보이드(11, 12)가 발생치않게 된다. 본 발명의 패키지는 P-DIP, S-DIP, SMD, T-SOP 등의 인캡슐레이션(Encapsulation)에 따른 프라스틱 패키지에 적용될 수 있음은 물론이다.
이상과 같이 본원 발명은 별도의 유리층을 형성시킬 필요가 없게되므로 플라스틱 패키지(특히 EPROM)의 제조가 용이하게되며, 1차 및 2차 몰딩물의 접착력이 우수

Claims (5)

  1. 상면(110)이 패키지의 표면을 이루도록하여 패키지의 크기보다 작게 리드프레임(6)의 몰딩위에 형성된 1차 몰딩물(100)과, 1차 몰딩물(100)의 상면(110)을 제외한 측면 및 하면 부위를 감싸도록 몰딩시켜 패키지를 이루도록 하는 2차 몰딩물(120)로 구성됨을 특징으로 하는 이중몰딩 패키지.
  2. 제1항에 있어서, 1차 몰딩물(100)의 측면은 리드프레임(6)과 접하는 부위로 갈수록 폭이 커지도록된 단부(111)가 형성됨을 특징으로 하는 이중몰딩 패키지.
  3. 제1항에 있어서, 1차 몰딩물(100)은 크린컴파운드이며, 2차 몰딩물(120)은 같은 계열의 에폭시수지임을 특징으로 하는 이중몰딩 패키지.
  4. 체이스에 캐비티가 형성된 몰드금형을 구성함에 있어서, 체이스(34)의 캐비티(33) 측면에 측면방향을 따라 형성된 에어벤트(50)를 포함함을 특징으로 하는 이중몰딩 패키지용 몰드금형.
  5. 제4항에 있어서, 캐비티(33)의 내측면에는 수개의 단을 이룬 단부(51)가 측면을 따라 형성됨을 특징으로 하는 이중몰딩 패키지용 몰드금형.
KR1019910013949A 1991-08-13 1991-08-13 이중몰딩 패키지 및 몰드 금형 KR940005711B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910013949A KR940005711B1 (ko) 1991-08-13 1991-08-13 이중몰딩 패키지 및 몰드 금형

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910013949A KR940005711B1 (ko) 1991-08-13 1991-08-13 이중몰딩 패키지 및 몰드 금형

Publications (2)

Publication Number Publication Date
KR930004047A KR930004047A (ko) 1993-03-22
KR940005711B1 true KR940005711B1 (ko) 1994-06-23

Family

ID=19318518

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910013949A KR940005711B1 (ko) 1991-08-13 1991-08-13 이중몰딩 패키지 및 몰드 금형

Country Status (1)

Country Link
KR (1) KR940005711B1 (ko)

Also Published As

Publication number Publication date
KR930004047A (ko) 1993-03-22

Similar Documents

Publication Publication Date Title
US5767566A (en) Plastic mold type semiconductor device
US6358773B1 (en) Method of making substrate for use in forming image sensor package
US20070023873A1 (en) Package structure having recession portion on the surface thereof and method of making the same
JPH06318613A (ja) 半導体パッケージの成形用金型を利用した半導体パッケージの製造方法および半導体パッケージ
KR100428271B1 (ko) 집적회로패키지와그제조방법
JP3411448B2 (ja) 半導体素子の樹脂封止金型及び半導体装置の製造方法
US5853771A (en) Molding die set and mold package
KR940005711B1 (ko) 이중몰딩 패키지 및 몰드 금형
US5714799A (en) Resin-sealed type semiconductor device having an unoccupied second die pad
EP0130552B1 (en) Electronic device method using a leadframe with an integral mold vent means
KR200189300Y1 (ko) 반도체 몰드 다이
JPH0669366A (ja) 半導体装置実装体及び実装方法
JP2973901B2 (ja) 半導体樹脂封止用金型
JPH05129731A (ja) モールド型半導体レーザ装置の製造方法
KR0132219Y1 (ko) 리드프레임
JP3185354B2 (ja) 半導体装置の製造方法及び半導体装置の樹脂封止装置
KR0122888Y1 (ko) 반도체 팩키지 성형용 몰드
KR100214882B1 (ko) 글래스 리드 탑재형 플라스틱 팩키지 및 그 제조방법
KR0152908B1 (ko) 반도체 패키지 및 그 제조방법
JPH0919939A (ja) トランスファ成形装置
KR0124790B1 (ko) 표면실장형 집적회로 패키지
KR0156516B1 (ko) 반도체패키지용 리드프레임의 패드
JPS60111432A (ja) 半導体装置用樹脂封止金型
JPS6276727A (ja) 樹脂封止型半導体装置の製法およびそれに用いるトランスフア−成形金型
JPH11163011A (ja) 樹脂封止型半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040331

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee