KR940005173B1 - 비디오 카메라 - Google Patents

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KR940005173B1
KR940005173B1 KR1019910019099A KR910019099A KR940005173B1 KR 940005173 B1 KR940005173 B1 KR 940005173B1 KR 1019910019099 A KR1019910019099 A KR 1019910019099A KR 910019099 A KR910019099 A KR 910019099A KR 940005173 B1 KR940005173 B1 KR 940005173B1
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KR1019910019099A
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히로야스 오쯔보
가즈히로 고시오
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가부시끼가이샤 히다찌세이사꾸쇼
가나이 쯔또무
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Abstract

내용 없음.

Description

비디오 카메라
제1도는 종래 기술의 기본 구성을 도시한 블럭도.
제2도는 제1도에서 사용된 복합동기신호와 센서클럭 사이의 관계를 도시한 타이밍도.
제3도는 본 발명의 1실시예에 따른 비디오 카메라의 블럭도.
제4도는 제3도 구성의 각 점에서의 파형을 도시한 타이밍도.
제5도는 제3도의 데이터클럭변환회로, 위상보정회로 및 제어회로를 상세히 도시한 블럭도.
제6도는 제5도의 각 점에서의 파형을 도시한 타이밍도.
제7도는 제3도의 디지탈인코더를 상세히 도시한 블럭도.
제8도는 제7도의 각 점에서의 파형을 도시한 타이밍도.
제9도는 제3도 구성의 변형예의 블럭도.
제10도는 제9도의 각 점에서의 파형을 도시한 타이밍도.
제11도는 본 발명의 다른 실시예에 따른 비디오 카메라의 블럭도.
제12도는 제11도의 동기신호발생회로를 상세히 도시한 블럭도.
제13도는 디지털신호처리회로를 상세히 도시한 블럭도.
제14도는 제11도의 프로그램 가능한 동기신호발생회로를 상세히 도시한 블럭도.
제15도는 제11도의 실시예의 변형예를 도시한 도면.
제16도는 제15도의 동기신호의 타이밍도.
제17도는 제15도의 래치회로 및 수평동기회로 각각의 변형예의 블럭도.
제18도는 본 발명의 또 다른 실시예에 따른 비디오 카메라의 블럭도.
제19도는 본 발명의 또 다른 실시예에 따른 비디오 카메라의 블럭도.
제20a도는 본 발명의 또 다른 실시예에 따른 비디오 카메라의 블럭도.
제20b도는 제20a도의 신호전환회로의 동작을 설명하는 타이밍도.
제21도는 제20a도에 동기신호가 보충된 휘도신호의 파형도.
제22도∼제24도는 본 발명의 또 다른 실시예에 따른 비디오 카메라의 개략적 블럭도.
* 도면의 주요부분에 대한 부호의 설명
2 : A/D 변환기 3 : 디지탈신호처리회로
4 : D/A 변환기 5 : 구동회로
8 : 동기신호발생회로 10 : 제어회로
본 발명은 휘도신호 및 색차신호를 디지털 처리하는 것에 의해 구동되는 촬상장치에 관한 것이다.
최근, 가정용 비디오 카메라의 전파율이 급속히 증가되고 있다. 그 이유는 1) 소형/경량, 2) 낮은 가격, 3) 고화질 등의 특성개선, 4) VTR(Video Tape Recorder) 장치와 카메라 장치가 일체로된 무비의 개발에 의한 유용성의 개선 때문이다. 그리고, 1) 고체 촬상 센서와 2) 신호처리의 합리화가 이들 특성 실형에 매우 기여하고 있는 것을 알 수 있다.
일반적으로, 고체 촬상 소자는 소형/경량, 고 신뢰성 등의 많은 특성을 갖는다. 개발의 초기에, 이들 소자는 제조원가, 감도 및 해상도 등에서 촬상관보다 하위였다. 반도체 기술의 급속한 개발에 의해, 고체 비디오 카메라는 그의 제조원가 및 성능에 있어서도 촬상관보다 능가하고 있다. 현재, 대부분의 가정용 비디오 카메라는 고체비디오 카메라를 채택하고 있다. 비디오 카메라의 지금까지의 개발 이력은 "Proceedings of The institute of Television Engineers of Japan", Vol. No. 11(1987), p.983∼990에 기재되어 있다.
한편, 신호처리회로는 신호처리를 개선하고, 또한 소형, 저가 및 고성능을 실현할 목적으로 IC에 설계된다. 그 결과, 상기 고체 카메라에 결합된 개선된 신호처리회로가 고품질, 초소형/경량 및 저가의 가정용 비디오 카메라를 실현하였다. 그러나, 이제까지 채택된 아날로그 신호처리시스템이 신호처리를 더욱 합리화하는 데는 어떤 제한이 있다. 장래, 다음의 특징을 갖는 디지탈신호처리시스템이 가장 애용되는 신호처리시스템이 될 것이다.
1) 매우 큰 부품인 필터를 IC에 매우 정밀하게 집적하도록 한다.
2) A/D alf D/A 변환기를 내장하여 하나의 칩내에 설계될 수 있다.
3) 계산의 반올림 오차에 의한 S/N의 저하를 충분히 고려하여 높은 S/N을 갖는 신호처리회로를 용이하게 실현하도록 설계될 수 있다.
이러한 비디오 카메라의 신호처리의 1예가 일본국 특허 공보 No.63∼45153에 기재되어 있다.
제1도는 종래의 아날로그 신호처리장치가 디지탈시스템에 설계된 비디오 카메라의 블록도이다.
제1도에 있어서, 센서(1)은 입력광학신호에 응답해서, 리드클럭주파수(이하, 센서클럭이라 한다)와 동기하고 반복되는 교대의 색차신호로 이루어진 아날로그 화소신호(12)를 수평리드 주사기간마다 발생한다. 센서(1)의 동작은 센서구동타이밍발생회로(이하, TG라 한다)에서 전달된 제어신호에 의해 제어된다.
아날로그 화소신호(12)가 아날로그/디지탈(이하, A/D라 한다) 변환기에 의해 A/D 변환되어 디지탈화소신호(13)으로 된다. 디지탈신호처리회로(3)은 디지탈화소신호(13), 동기신호발생회로(이하, SSG라 한다)(8)로 부터의 동기(sync)신호(20) 및 제어신호(23), TG(5)로 부터의 제어신호(18)을 수신할 때, 동기신호(20)이 보충된 휘도신호(14) 및 동기신호(20)이 보충된 색신호(15)를 발생한다. 이들 신호(14) 및 (15)가 디지털/아날로그(이하 D/A라 한다)변환기에 의해 D/A 변환되어 동기신호가 각각 보충된 아날로그 색신호(17) 및 아날로그 휘도신호(16)이 각각 마련된다.
TG(5)에 의해 발생된 제어신호(18)과 SSG(8)에 의해 발생된 동기신호(20) 및 제어신호(23)에 대해서 설명한다. 먼저, n·fsc(여기서, n은 정수이고, fsc는 색부반송파의 주파수이다)의 발진주파수를 갖는 발진기(61)에서 클럭으로서 주파수 n·fsc의 신호(60)이 공급될 때, SSG(8)은 센서구동신호를 발생하는데 필요한 수평동기신호(이하, CHD라 한다) 및 수직동기신호(이하, VD라 한다)를 발생하고, 이들 2개의 신호(19)는 TG(5)에 공급된다. 발진기(51)로 부터의 신호 fs 및 CHD 에 응답해서, TG(5)는 센서클럭 fs를 발생한다. 한편, nfsc의 클럭신호에 응답해서, SSG(8)은 복합동기신호(CSYNC), 복합블랭킹신호(CBLK), 버스트 플레그 신호(BF) 등의 동기(sync)신호(20)을 발생한다. 센서클럭 nfsc에 응답해서, 디지털신호처리회로(3)은 동기신호(20)이 보충된 색차신호 및 휘도신호를 발생하여, 휘도신호(14) 및 색신호(15) (제어신호(23)에 의해 또 변조된다)가 각각 마련된다. 상술한 시스템에 관한 기술은 일본국 특허공보 No.63-45153에 기재되어 있다.
제1도에 도시한 종래 기술에 있어서, 센서(고체 촬상 소자)인 CCD 센서가 마련된 비디오 카메라의 신호처리를 디지탈화하는데 해소해야할 많은 문제가 있다. 이들중 하나는 색신호를 위해 인코더를 디지탈화 하는 것이다.
현재의 CCD 센서는 수평 화소수로서 여러 가지 값을 채용하고 있다. 수평 주사 기간이 고정되어 있으므로, 화소수에 대응하는 수평 화소 리드클럭(센서클럭)의 주파수가 다르게 된다. 예를 들면, NTSC 컬러텔레비젼 시스템의 센서클럭주파수(fs)는 9.5MHz, 12.7MHz, 14.3MHz 등의 값을 포함한다. 일반적으로, 디지탈 카메라의 신호처리는 그의 용이성 및 소형 회로의 장점 때문에, 센서클럭과 동기하는 처리를 실행하는 것이 요구된다. 이제 인코더의 신호처리는 fsc 보다 n(n은 3 또는 4)배 큰 출력으로 실행되어야 한다.
그러므로, 카메라의 모든 신호처리는 디지탈화 한다면, fs=n·fsc(n=3, 4, 6, 8등)의 관계가 만족되지 않아(높은 클럭의 위상이 고정되지 않음), 인코더로의 데이타 전송에 대해(n·fs)-1의 지터가 발생된다. n=4라면, 지터는 NTSC : (4fsc)-1=70ns이고, PAL : (4fsc)-1=56ns이다.
색신호에 대해 허용되는 지터의 값은 상기 지터가 허용되지 않도록 35ns 이하이다. 허용된 값내로 제한하기 위해서는 n을 8이상으로 해야 한다. 그러나, 실제적으로, 8fsc(NTSC : 28.6MHz, PAL : 35.44MHz)의 발진기에 따른 신호처리에는 다음의 결함이 있다.
1) 발진기의 엄격한 특성을 충족시키기 위해서는 발진이 불안정하게 될 것이다. 발진기의 전력 소비는 2배로 된다. 그리고
2) 인코더회로에 사용되는 게이트에 속도가 부품에 대해 엄격한 특징을 만족하도록 전보다 2배나 빠른 속도를 요구한다. 인코더회로의 전력 소비가 증가한다. 이 때문에, 실제적으로 신호처리는 4fsc이하의 클럭에서 실행될 것이 요구된다.
또한, 인코더를 디지탈화 하는 것은 상기 일본국 특허 공보 63-45153에 언급되어 있지 않다.
또한, 제1도에 도시한 종래 기술은 다음의 결함도 갖고 있다. 비디오 카메라의 신호처리시스템을 아날로그 시스템에서 디지탈시스템으로 변환함에 있어서, 휘도신호가 센서클럭 fs와 동기하고, CSYNC 등의 동기신호가 n·fsc와 동기하더라도, 휘도신호가 동기신호에 보충될 때 동기신호와 휘도신호와의 동기에 대해서는 고려되어 있지 않다.
제2도는 휘도신호에 보충되기 전의 CSYNC 및 그것에 보충된 후의 CSYNC와 센서클럭 fs 사이의 관계를 도시한 타이밍도이다. 제2도에서 알 수 있는 바와 같이, 센서클럭(101)의 상승에지(104)가 CSYNC의 하강에지(106)의 타이밍과 동일하며, CSYNC는 상승에지(104)에 래치되므로, 변하지 않게 되고 휘도신호가 보충된 후의 파형(102)를 유지한다. 한편, CSYNC가 상승에지(104)가 아니라 상승에지(105)에서 래치되면, 휘도신호가 보충된 후에 SYNC는 파형(103)을 갖게 된다. 이 경우에, CSYNC(102)와 CSYNC(103) 사이의 그들의 하강에지에서의 타이밍 차이는 1/fs이다. 예를 들면, 센서의 수평기간에서의 센서클럭수는 550, 1/fs=aH/550=115ns이다. 이렇게 큰 타이밍 차이는 출력화상에 있어서 육안으로 관찰할 수 있는 지터를 발생할 것이다.
또한, TG(5)에 대한 센서의 수평 리드 출력 주파수가 어떤 값으로 고정되므로, 비디오 카메라는 다른 클럭 주파수로 고정된 센서를 취급할 수 없다. 또 비디오 카메라는 충분한 응용의 자유로움을 갖지 않는다.
본 발명의 목적은 인코더에서 4fsc가 타이타 처리클럭으로 사용될 때 발생되는 지터를 허용 범위(35ns이하)내에 놓을 수 있는 인코더를 구비하고, 모든 신호처리가 디지탈화되어 있으며, 낮은 전력 소비 및 소형/경량으로 하기에 적합한 비디오 카메라를 제공하는 것이다.
본 발명의 다른 목적은 출력화상에 지터가 발생되는 것을 방지하는 디지탈신호처리회로, 마이크로 컴퓨터에 의해 동기신호의 타이밍이 가변하도록 제어하는 것에 의해 여러 특성을 갖는 센서를 다루는 프로그램 가능한 SSG를 포함하는 비디오 카메라를 제공하는 것이다.
허용 범위내에서 지터가 놓이도록, 본 발명에 따른 비디오 카메라는 CCD 센서로 부터의 출력신호를 센서클럭으로 동기해서 디지탈신호로 변환하는 A/D 변환수단, 휘도신호 및 색신호를 발생하기 위해 센서클럭에 따라 A/D 변환수단으로부터의 디지탈 센서 출력을 처리하는 신호처리수단, 4fsc의 주기의 클럭(이하, 4fsc 클럭이라 한다)에 따라 색차신호를 평형 변조하는 인코더수단, 인코더수단에 의해 발생된 변조 후의 휘도신호 및 색신호인 2개의 디지탈신호를 아날로그 신호로 각각 변환하는 D/A 변환수단을 포함하고, 또 다음에 기술하는 제어회로에 의해 발생된 4fsc 클럭에 따라 발생된 래치펄스에 의해 센서클럭에 따라 신호처리수단에 의해 발생된 fs/m(m=1, 2, 3, 4, …)의 사이클을 갖는 색차신호를 래치하는 것에 의해, 변환된 데이타 클럭을 출력하는 데이타 클럭변환수단, 센서클럭에 따른 신호처리수단으로부터 출력된 fs/mtkdlzmf을 갖는 색차신호의 위상 변화를 마련하는 위상기준신호(예를 들면, 색차신호의 최종단에서의 래치 펄스)로 부터의 4fsc 클럭에 따라 데이타 클럭변환수단에 공급될 래치 펄스를 발생하고 4fsc 클럭의 상승에지 및 하강에지의 타이밍에 있어서 4fsc 클럭과 위상기준신호 사이의 상대적인 위상을 검출하고 검출된 신호를 사용해서 다음에 기술하는 위상보정회로를 제어하는 제어수단, 제어수단으로 부터 공급된 위상 검출 신호에 따라 데이타 클럭변환수단으로부터 공급된 색차신호를 위상 보정하고 보정 후에 색차신호를 인코더수단에 공급하는 위상보정수단을 포함한다.
또한, 본 발명의 다른 목적인 지터의 발생을 방지하기 위해서, 텔레비젼 신호를 발생하기 위해 동기신호를 발생하는 fs 장치와 nfsc의 주파수의 신호를 클럭으로서 사용하는 센서에 대해 수평동기신호 및 수직동기신호를 발생하는 nfsc 장치를 포함하도록 동기신호발생회로(SSG)가 마련된다.
다른 구성은 휘도신호 및 텔레비젼에 대한 동기신호를 D/A 변환수단에 교대로 공급하는 신호전환회로 및 D/A 변환기에 대해 클럭으로써 센서클럭 fs 및 주파수 nfsc의 클럭을 교대로 공급하는 클럭전환회로를 포함한다.
또 다른 구성은 그것을 제어하는 마이크로 컴퓨터 및 여러 센서를 다루도록 fs 장치에 의해 발생된 텔레비젼에 대한 동기신호의 타이밍을 변경할 수 있는 프로그램 가능한 SSG를 포함한다.
제1의 구성에 있어서, 제어회로는 위상기준신호와 4fsc 클럭 사이에 위상 관계를 4fsc 클럭의 상승에지 및 하강에지에서 검출하는 것에 의해 (8fsc)-1의 정확도로 검출하고, 위상보정회로를 검출된 위상 관계에 의한 지터량을 검출해서, 데이타 클럭변환수단으로부터 공급된 지터를 갖는 색차신호를, 래치 전,후의 인접하는 데이타로부터 보간된 데이타로 치환하므로, 색차신호에 대해 위상 보정이 이루어진다. 이 보간처리에 있어서, 부가될 인접하는 데이타의 비율은 어떤 위상으로 데이타를 생성하도록 변경할 수 있다. 따라서 위상 보정의 정확도는 검출 정확도에 의존하므로, 위상 보정 후에 암는 지터량은 검출 정확도와 같다. 그러므로, 위상 보정 후의 색차신호는 지터량은 색신호의 허용 범위내인 (8fsc)-1과 같다. 이 방법에 의해, 디지탈 인코더에서 발생하는 지터의 문제를 해소 할 수 있다.
제2의 구성에 있어서, nfsc의 주파수로 클럭이 공급될 때, nfsc장치는 카운터 등에 의한 타이밍 발생처리를 실행하여 TG에 공급될 비디오 카메라에 대한 수평동기신호(CHD) 및 수직동기신호(VD)를 발생한다. TG는 CHD와 동기하는 신호를 사용해서 센서클럭 fs 장치로 공급한다. 디지탈 신호처리회로는 센서클럭 fs를 클럭으로서 사용하여, fs 장치는 텔레비젼에 대한 복합동기신호(CSYNC) 등의 동기신호도 발생한다. 그러므로, 휘도신호 및 동기신호는 휘도신호가 동기신호와 동기하도록 센서클럭 fs와 동기한다. 따라서, 디지탈 신호처리회로가 휘도신호를 동기신호에 보충할 때, 어떤 지터를 마련하는 타이밍차가 크게 발생되지 않는다.
제3의 구성에 있어서, 수평 블랭킹 기간중, 휘도신호의 레벨이 수평 블래킹 기간 및 수평동기 기간전의 소정의 레벨에 있을 때(점 A), nfsc 클럭을 사용하는 동기신호가 아날로그 동기신호를 출력하는 D/A 변환회로로 공급되도록 신호전환회로는 동기신호 쪽으로 스위치되고 클럭전환회로는 nfsc쪽으로 전환된다. 마찬가지로, 수평 블랭킹 기간중, 휘도신호의 레벨이 수평 블랭킹 기간 후의 소정의 레벨이 있을 때(점 B), 아날로그 휘도신호가 D/A 변환회로로부터 출력되도록, 신호전환회로 및 클럭전환회로는 상기 경우의 빈대쪽으로 스위치된다. 그러므로, 휘도신호와 동기신호가 점 A 및 B에서 서로 동기되지 않더라도, 휘도신호의 레벨이 고정되므로, 지터가 발생되지 않는다.
제4의 구성에 있어서, 타이밍 데이타, 센서클럭 등에 제어신호 및 수직동기신호가 상태 유지회로에 유지된 타이밍 데이타를 갖는 마이크로 컴퓨터, TG 및 nfsc 장치로부터 각각 공급되면, fs 장치가 센서클럭 fs를 클럭으로서 사용하여 카운터의 값을 처리하고, 상태유지회로에 유지된 타이밍 데이타를 처리하는 것에 의해, 수평동기신호가 발생되어 nfsc 장치로부터 공급된 수직동기신호와 수평동기신호가 합성되어 동기신호가 발생된다. 따라서, 마이크로 컴퓨터에서 fs 장치로 공급된 타이밍 데이타가 사용된 센서의 특징을 위해 설정되면, 센서에 인가된 동기신호를 발생할 수 있으므로, 여러 센서에 대해 응용의 자유로움을 실현할 수 있다.
이하, 본 발명의 실시예를 도면에 따라 설명한다.
제3도는 본 발명의 1실시예에 따른 비디오 카메라의 구성을 도시한 것이다. 제3도에서, (1)은 고체 촬상 소자(센서), (2)는 A/D 변환기, (3)은 휘도신호 및 색신호를 발생하는 디지탈신호처리회로, (5)는 구동회로(센서구동 타이밍 발생회로), (8)은 동기신호 발생회로, (4) 및 (4')는 각각 D/A 변환기이다. 다음에 기술하는 바와 같이, 디지탈신호처리회로(3)은 데이타 클럭변환회로(42), 위상보정회로(43), 인코더(44) 및 제어회로(45)로 이루어져 있다.
먼저, 동기신호발생회로(8)은 신호처리회로(41)과 구동회로(5) 및 그 밖의 회로에 필요한 동기신호(수평/수직동기신호, 부반송파, 클럭등)을 발생한다. 신호처리회로(41), 인코터(44)에서의 처리에 필요한 펄스 등은 본 설명에 반드시 필요한 것이 아니므로, 제3도에 도시하지 않았다. 구동회로(5)는 동기신호발생회로(8)로부터 공급된 수직동기신호 및 수평동기신호와 동기해서 고체 촬상 센서(1)로 부터의 신호를 센서클럭사이클 fs로 리드한다. 고체 촬상 센서(1)로부터 리드된 광학신호(11)에 대응하는 센서출력은 A/D 변환기(2)에 공급된다. A/D 변환기(2)는 센서클럭에 동기해서 화소마다 센서출력신호를 디지탈신호로 변환한다. 이 디지탈신호는 신호처리회로(41)에 공급된다. 신호처리회로(41)에서 센서클럭에 따라 A/D 변환 후의 디지탈 센서출력신호(일본국 특허 공보 No.63-45153에 기재된 처리를 통해 A/D 변환기(2)로부터 공급됨)를 처리하는 것에 의해 휘도신호 및 색차신호가 발생된다. 이렇게 출력된 색차신호(R-Y) 및 (B-Y)는 데이타 클럭변환회로(42)로 공급된다. 제어회로(45)는 신호처리회로(41)로부터 공급된 색차신호의 변화점을 나타내는 위상기준신호(예를 들면, 상술한 바와 같은 색차신호의 래치클럭)와 동기신호 발생회로로부터 공급된 4fsc 클럭 사이의 위상 차이를 (8fsc)-1의 정확도로 검출해서, 데이타 래치 펄스(클럭)를 데이타 클럭변환회로(42) 및 위상보정회로(43)으로 전달하고, 위상검출신호를 위상보정회로(43)으로 전달한다. 데이타 클럭변환회로(42)는 색차신호(R-Y) 및 (B-Y)를 제어회로(45)로부터 공급된 데이타래치클럭으로 래치하고, 래치 후의 색차신호는 위상보정회로(43)으로 전달된다. 위상보정회로(43)은 색차신호(R-Y) 및 (B-Y)를 위상보정하여 인코더(44)로 전달한다.
한편, 상기 제어회로(45)는 래치된 2개의 위상기준신호에 따라 색차신호의 변화점이 4fsc 클럭의 'H' 및 'L'기간에 위치하는 곳을 검출하도록, 4fsc 클럭의 상승 및 하강에지에서 공급된 위상기준신호를 래치하고 검출된 신호를 위상보정회로(43)에 공급한다. 여기서, 'H'기간 및 'L'기간이 거의 같다고 하면, 색차신호의 변화점을 (4fsc)-1의 1/2의 간격으로 검출할 수 있다. (4fsc)-1/2=(8fsc)-1이므로, (8fsc)-1의 정확도로 변화점을 검출할 수 있다. 또한, 상술한 바와 같이, 제어회로(45)는 4fsc 클럭으로 위상기준신호를 처리해서 데이타 클럭변환회로(42)로 공급된 래치펄스를 발생한다. 이 래치펄스는 위상기준신호와 4fsc 클럭 사이의 위상관계에 따라 상기 위상기준신호에 (4fsc)-1까지의 지터를 마련할 수 있다는 것을 알 수 있다.
데이타 클럭변환회로(42)는 신호처리회로(41)로부터 공급된 색차신호(R-Y) 및 (B-Y)를 제어회로(45)로부터 공급된 래치펄스로 래치한다. 그 결과, 래치된 색차신호(R-Y) 및 (B-Y)를 4fsc의 클럭의 신호를 사용해서 처리할 수 있다. 그러나, 상술한 바와 같이, 래치 펄스가 (4fsc)-1까지의 지터를 마련하므로, 래치된 색차신호도 (4fsc)-1까지의 지터를 갖는다. 이 래치된 색차신호는 위상보정회로(43)로도 공급된다.
위상보정회로(43)은 데이타 클럭변환회로(42)로부터 공급된 (4fsc)-1까지의 지터를 갖는 색차신호를 상기 래치펄스로 먼저 래치하고, 데이타 클럭변환회로(42)로부터 공급된 래치전의 신호에 이들 래치된 색차신호를 부가하여 중간의 위상을 갖는 색차신호를 발생한다. 다음에, 제어회로(45)로부터 전달된 위상검출신호에 따라, (4fsc)-1의 하나의 클럭에 대응하는 중간의 위상을 갖는 색차신호는 색차신호의 지연시간이 4fsc 클럭의 'H'측 또는 'L'측에서 데이타 클럭변환회로(42)에 의한 래치 때문에 단축되는 위상측에 위치할 때에만 변화점에서 선택적으로 출력되고, 다른 경우에는 데이타 클럭변환회로(42)로부터 공급된 색차신호가 출력된다.
그러므로, 최대지터가 발생된 경우에 (4fsc)-1만큼 앞선 신호를 (4fsc)-1의 1/2만큼 호과적으로 지연할 수 있으므로, 상술한 바와 같이 허용할 수 있는 (4fsc)-1/2=(8fsc)-1로 최대 지터가 제한된다.
제4도는 상기 처리에 따라 지터를 저감하는 방법을 도식적으로 설명하는 파형도이다. 제4도는 센서클럭이 fs"C(4fsc)×(2/3)이고, 색차신호의 데이타 사이클이 fs/2이고, 위상기준신호(13)이 4fsc 클럭(15) 및 (16)과 위상이 거의 같다고 가정했을 때(위상 A 및 B는 각각 위상기준신호(13)보다 약간 빠르고 늦다), 최대 지터가 마련되는 상태를 도시한 것이다.
제4도에서, 파형(12)는 센서클럭fs, 파형(13)은 위상기준신호, 파형(14)는 색차신호, 파형(15)는 그의 상승에지가 위상기준신호(13)의 상승에지보다 약간 빠른 위상(A위상)에 있을 때의 4fsc 클럭, 파형(16)은 위상기준신호(13)보다 약간 늦은 위상(B위상)에서의 4fsc 클럭, 파형(17)은 위상 A에 대응하는 데이타 래치 클럭, 파형(18)은 위상 B에 대응하는 데이타 래치클럭, 파형(19)는 위상 A에 대응하는 래치 후의 색차신호, 파형(20)은 위상 B에 대응하는 래치 후의 색차신호, 파형(21)은 위상 B에 대응하는 위상보정된 색차신호이다.
데이타래치클럭(17) 및 (18)은 4fsc 클럭의 상승에지로 위상기준신호를 2번 래치해서 발생된 것이다. 그 이유는 일반적으로, 래치된 데이타 및 래치된 클럭이 서로 위상이 완전하다면, 이것에 의한 오동작이 방지되도록 래치된 데이타는 불안정할 수도 있다는 것이다. 그러나, 래치에 의한 지터 발생 여부는 첫 번째 래치에 의존한다. 상술한 바와 같이, 위상기준신호의 위상은 그의 상승에지가 4fsc 클럭의 'H'(제4도의 a) 및 'L'(제4도의 b) 기간에 위치하는 곳에 따라 결정된다. 이러한 가정하에, 위상기준신호(13)의 상승에지가 4fsc 클럭의 'L' 기간에 위치하는 위상 B에서, 래치 후의 데이타는 약 (4fsc)-1만큼 진행한다. 그러므로, 제어회로(45)가 위상 B를 검출하고, 검출된 신호는 위상보정회로(43)으로 공급된다. 검출된 신호에 따라, 위상보정회로는 위상 B에서만 위상보정을 실행하여 파형(21)로 도시한 바와 같은 위상보정 후의 색차신호를 출력한다. 위상 B에서, 파형(19)로 도시한 바와 같은 색차신호는 그 자체로서 사용된다. 파형(19)와 파형(20)의 비교해서 명확한 바와 같이, 위상 보정이 없는 경우의 N번째 데이타의 중심점(제4도의 CA및CB) 사이의 위상 차이의 거의 반인 N번째 데이타의 중심점(제4도의 CA및 CB') 사이의 위상 차이에 대응하는 (8fsc)-1의 지터를 상기 처리는 마련하다. 간단하게, 상기 처리는 지터를 (4fsc)-1에서 (8fsc)-1로 저감할 수 있다.
이 방법에서, 어떤 화소수를 갖는 센서를 사용할 때, 인코더(44)에 공급될 색차신호(R-Y) 및 (B-Y)의 데이타클럭변환에 수반되는 지터를 (8fsc)-1이하로 제한할 수 있다. 인코더(44)는 동기신호발생회로(8)로부터 공급된 4fsc 클럭 및 fsc 클럭을 사용해서 공급된 색차신호(R-Y) 및 (B-Y)를 평형 변조한다.
상기 처리를 통해 발생된 변조된 색신호 및 신호처리회로(41)에 의해 출력된 휘도신호는 D/A 변환기(4') 및 (4)로 각각 전달된다. D/A 변환기(4) 및 (4')는 공급된 휘도신호 및 변조된 색신호를 대응하는 아날로그 신호로 각각 변환한다. 상기 휘도신호 및 변조된 색신호가 이후 디지탈신호로써 처리된다면 D/A 변환기(4) 및(4')는 불필요하다.
이 실시예에 따르면, 인코더를 구비하는 신호처리를 디지탈화할 수 있고, 어떤 화소수를 갖는 센서를 사용할 때, 인코더에서 발생된 지터를 (8fsc)-1로 제한할 수 있으므로, 화질의 변화가 방지된다.
제5도는 데이타 클럭변환회로(42), 위상보정회로(43) 및 제어회로(45)를 각각 상세히 도시한 것이다. 제6도는 제5도의 각 점에서의 파형을 도시한 것이다. 제4도와 관련하여 설명한 바와 같이, 제6도에서도, 센서클럭이 fs"(4fsc)×(2/3)이고, 위상기준신호 및 4fsc 클럭의 에지가 서로 위상이 같다고 했을 때, 지터의 최대 발생량을 취한다. 또한, 색차신호(R-Y) 및 (B-Y)의 데이타 사이클도 이전 경우와 마찬가지로 센서클럭의 1/2로 가정한다.
제5도에서 데이타 클럭변환회로(42)는 래치회로(422) 및 (423)으로 이루어지고, 위상보정회로는 래치회로(530), (531), 가산회로(532), (533), 계수회로(534), (535), 멀티플렉서(536), (537), DFF(D플립플롭)(538), NOR 게이트(539) 및 AND 게이트(540)으로 이루어지고, 제어회로(45)는 DFF(454), (455), (456), (457) 및 (458)과 인버터(459)로 이루어져 있다. 또한, 제6도에서 제4도와 동일한 참조문자는 동일한 파형을 나타낸다. 즉, 파형(13)은 위상기준신호, 파형(14)는 i번째(R-Y) 및 (B-Y)의 가산 결과인 데이타열 Di파형(15)는 위상기준신호의 상승에지보다 약간 빠른 위상(A위상을 갖는 4fsc 클럭, 파형(16)은 위상기준신호(13)보다 약간 늦은 위상(B위상)을 갖는 4fsc 클럭이다. 다른 파형은 제4도의 유사 파형에 대응한다.
대응하는 요소의 동작과 관련해서 파형을 설명한다. 먼저, 위상기준신호(13) 및 4fsc 클럭은 제어회로(45)로 공급된다. 제어회로(45)는 DFF(454) 및 (455)에 의해 4fsc 클럭의 상승에지에서 공급된 위상기준신호(파형(13))을 2번 래치하고 DFF(456) 및 (457)에 의해서 4fsc 클럭의 하강에지에서 2번 래치한다. 그 결과, DFF(454) 및 (456)의 각각의 Q출력은 한쌍의 파형(17)(위상 A) 및 (18)(위상 B)와 (50)(위상 A) 및 (51)(위상 B)를 마련한다. DFF(454)로부터의 Q출력은 데이타래치클럭으로서 데이타 클럭변환회로(42) 및 위상보정회로(43)으로 공급된다. 한편, DFF(456)으로부터의 Q출력은 DFF(454)로 부터의 Q출력으로 DFF(458)에 의해 다시 래치된다. 따라서, DFF(458)로부터의 Q출력은 위상 A의 파형(52)와 위상 B의 파형(53)을 마련한다. 그러므로, DFF(458)로부터의 Q출력이 'L' 또는 'H'로 됨에 따라, 4fsc 클럭의 'H'(제6도의 a) 및 'L'(제6도의 b) 기간의 어떤 기간에서 위상기준신호(13)의 상승에지가 위치하는 곳을 검출할 수 있다. 이 동작은 이전에 설명한 위상검출에 대응한다. DFF(458)로부터의 Q출력은 위상검출신호로서 위상보정회로(43)으로 공급된다.
데이타 클럭변환회로(42)는 제어회로(45)로부터 공급된 데이타 래치클럭으로 래치회로(422) 및 (423)에 의해 (14)로 나타낸 색차신호(R-Y) 및 (B-Y)를 래치한다. 래치회로(422) 및 (423) 각각은 색차신호(R-Y) 및 (B-Y)의 비트수에 대응하는 DFF로 구성할 수도 있다. 래치회로(422) 및 (423) 각각의 출력은 파형(위상 A) 또는 파형(위상 A) 또는 파형(위상 B)를 마련한다. 이들 출력신호는 위상보정회로(43)으로 공급된다.
위상보정회로(43)은 래치회로(530) 및 (531)에 의해 데이타 클럭변환회로(42)로부터 공급된 색차신호(R-Y) 및 (B-Y)를 제어회로(45)로부터 공급된 데이타래치클럭으로 래치한다. 래치 후의 색차신호(R-Y) 및 (B-Y)에는 데이타 클럭변환회로(42)로부터 공급된 래치전의 색차신호가 부가된다. 이렇게 얻는 신호가 계수회로(534) 및 (535)에 의해 곱해져서, 멀티플렉서(536) 및 (537)에 공급되는 Di와 Di+1사이의 중간 위상의 색차신호(Di+ Di+1)/2가 마련된다. 멀티플렉서(536) 및 (537)은 중간 위상의 공급된 색차신호 및 데이타 클럭변환회로(42)로부터 공급된 색차신호를 AND 게이트(540)으로부터의 출력신호에 따라 출력한다. 여기서, AND 게이트(540)으로부터의 출력이 'H'이면 중간 위상의 색차신호가 출력된다고 가정한다. 한편, DFF(538) 및 NOR 게이트(539)로 이루어진 상승에지 검출회로는 공급된 래치클럭이 'L'에서 'H'로 변환 직후에 4fsc 클럭의 하나의 사이클 동안만 'H'인 에지신호를 출력한다. 제어회로(45)로부터 공급된 위상검출신호에 따라, AND 게이트(540)은 위상 B에 대해서는 멀티플렉서(536) 및 (537)에 상기 에지신호를 공급하고, 위상 A에 대해서는 이 신호를 마스크한다. AND 게이트(540)으로부터의 출력 파형을 제6도에 파형(54)(위상 A) 및 (55)(위상 B)로 도시한다. 그 결과, 멀테플레서(536) 및 (537)은 위상 B의 에지에서만 중간 위상의 색차신호를 선택적으로 출력하고, 위상 A에 대한 파형(19)를 갖는 색차신호 및 위상 B에 대한 파형(21)을 갖는 색차신호를 출력한다. 이들 색차신호는 지터가 억제된 신호이다.
제7도는 제3도의 NTSC 방식의 디지탈인코더(44)를 상세히 도시한 것이다. 디지탈인코더(44)는 래치회로(441), (442), 극성 반전 회로(445), (446), DFF(443), (444) 및 가산회로(447)로 이루어져 있다. 제8도에 따라, 디지탈인코더(44)의 동작을 설명한다. 먼저, 동기신호 발생회로(8)(제3도)로부터 공급된 파형(66)을 갖는 색부반송파 fsc는 파형(65)를 갖는 4fsc 클럭으로 DFF(433)에 의해 래치된다. 따라서, 파형(67)을 갖는 신호를 얻는다. 또한, 이 신호가 DFF(444)에 의해 래치되어 파형을 갖는 신호가 마련된다. 이렇게 해서 얻은 파형(67) 및 (68)을 갖는 신호가 서로 90°의 위상차를 갖는 색부반송파이고, 극성반전회로(445) 및 (446)으로 공급된다. DFF(443) 및 (444)로부터 신호가 'L'이면, 극성반전회로(445) 및 (446)은 위상보정회로에 의해 지터가 억제된 색차신호를 4fsc 클럭으로 래치해서 색차신호(파형(69) 및 (70))의 극성을 반전하므로, 파형(70) 및 (71)을 갖는 신호를 출력한다. 서브 캐리어에 의해 서로 90°의 위상이 어긋나서 변조된 신호인 파형(70) 및 (71)을 갖는 이들 신호는 가산회로(447)에 의해 가산되어 직각평형변조가 실행된 색신호가 마련된다. 이제까지는 NTSC 방식에 관해 설명했지만, PAL 방식의 경우에도, 라인 ID를 극성 반전 회로(445)에 입력하고 반송파가 'H' 또는 'L'일 때 각 라인마다 극성반전을 실행하도록 직각평행변조를 동일한 구조에서 실현할 수 있다.
제9도는 본 발명의 다른 실시예를 도시한 것이다. 제9도에서, 이전 실시예와 동일 참조 부호는 동일 부분을 나타낸다. 이 실시예는 위상 보정을 위해 8fsc 클럭 및 4fsc를 사용하여 색차신호의 변화점을 (16fsc)-1의 정확도로 검출한다. 그 결과, 발생된 지터가 (16fsc)-1로 된다. 클럭의 최대 주파수는 제3도의 실시예의 2배이므로 발진기의 전력 소비가 증가된다. 그러나, 데이타 처리가 4fsc까지의 클럭을 사용해서 실행되므로, 데이타 처리의 전력 소비는 이전 실시예와 거의 같다. 제9도에 도시한 실시예는 위상보정회로(43')에서만 이전 실시예와 다르므로, 위상보정회로(43')만을 제10도에 따라 설명한다.
먼저, 제어회로(45)는 4fsc 클럭의 하나의 사이클을 4개의 부분으로 분할하여, 색차신호의 변화점이 변화는 범위(위상기준신호의 상승 위상)를 검출한다. 4개의 부분으로 분할된 위상 범위는 제10도에서 a, b, c 및 d로 나타내어져 있다. 위상기준신호의 상승에지가 a, b, c 및 d에 위치하는 경우를 각각 위상 A, B, C 및 D라 한다. 파형(72) 및 (73), 파형(74) 및 (75), 파형(76) 및 (77)과 파형(78) 및 (79)는 각각 위상 A, B, C 및 D 경우의 4fsc 클럭 및 8fsc 클럭이다. 또한 파형(80), (81), (82) 및 (83)은 각각의 위상에 대응하고, 8fsc 클럭의 상승에지로 위상기준신호(13)을 래치한 후 4fsc 클럭의 상승에지로 래치하는 것에 의해 출력된 데이타래치클럭이다. 이들 데이타래치클럭에 대해서, 위상 A, 위상 B 및 위상 C는 위상 D보다 각각 (16fsc)-1, 2(16fsc)-1및 3(16fsc)-1만큼 빠르다. 그러므로, 이들 데이타래치클럭으로 데이타 클럭변환회로(42)에 의해 래치된 색차신호는 각가의 위상에 대응하는 상기 위상차를 갖는다.
색차신호(Di-1, Di)에 따라, 위상보정회로(43)은 중간 위상(), () 및 (Di)를 갖는 신호를 생성하고 색차신호의 변화점에서 4fsc 클럭의 하나의 사이클 동안만 위상 A, B 및 C에 대응하는 중간 위상을 갖는 이들 신호를 출력하여 CA, CB, CC및 CD로 나타낸 바와 같이 그 중심점이 서로 위상에서 벗어난 파형(84), (85), (86) 및 (86)이 마련된다. 간단하게, 이 실시예에 따르면, 데이타 처리가 4fsc 클럭을 사용해서 실행될 때, 지터를 (16fsc)-1의 높은 정확도로 보정할 수 있다.
이하, 제11도에 따라 본 발명의 다른 실시예를 설명한다.
제11도의 실시예에 따른 비디오 카메라 시스템은 센서(1), 아날로그/디지탈 변환회로(A/D)(2), 디지탈신호처리회로(3), 디지탈/아날로그 변환회로(D/A(4), 센서 구동 타이밍 발생회로(TG)(5), 발진회로(51), 동기신호발생회로(SSG)(6) 및 발진회로 (61)로 이루어져 있다. 제11도에서 제3도와 동일부호를 동일부분을 나타낸다.
이하, 상기 구성을 갖는 비디오 카메라 시스템의 동작을 설명한다. 센서(1)은 광학 신호(11)을 수신할 때, 디지탈신호처리신호(3)에 순차로 공급되는 디지탈 화소신호(13)으로 아날로그 화소신호를 변환한다. fs의 주파수로 센서클럭과 동기하고 교대로 다른 반복되는 색신호로 이루어진 아날로그 화소신호(12)를 하나의 수평 주사 기간마다 출력한다. 센서(1)의 동작은 TG(5)로부터의 제어신호(18)에 의해 제어된다. A/D(2)는 아날로그 화소신호를 센서(1)로부터 수신할 때, 디지탈신호처리회로(3)은 A/D(2)로부터 디지탈 화소신호(13), TG(5)로부터 제어신호(18), SSG(6)으로부터 동기신호(20) 및 제어신호(23)을 수신할 때, 동기신호가 보충된 색신호(15) 및 휘도신호(14)를 D/A(4)로 각각 출력한다. D/A(4)는 동기신호가 보출된 색신호(15) 및 휘도신호(14)를 수신할 때, 이들 2개의 신호(14) 및 (15)를 아날로그 신호로 변환하여 아날로그 동기신호가 보충된 색신호(17) 및 휘도신호(16)을 각각 출력한다. 또한, SSG(6)은 제어신호(18)에 따라 동기신호(20)을 생성한다. 그리고, TG(5)는 SSG(6)으로부터 전달된 제어신호(19) 및 발진회로(51)로부터 전달된 기준신호(50)에 따라 제어신호(18)을 생성한다.
제12도는 SSG(6)의 상세한 구성을 도시한 것이다. 제12도에서, SSG(6)은 nfsc 장치(62) 및 fs 장치(63)으로 이루어져 있다. 또한, nfsc 장치(62)는 수평동기신호 발생회로(621) 및 수직동기신호발생회로(622)로 이루어지고, fs 장치는 수평동기신호 발생회로(633) 및 동기신호 생성회로(635)로 이루어져 있다. 이하, SSG(6)의 동작을 설명한다.
먼저, nfsc 장치(62)가 발진회로(61)로부터 nfsc의 주파수로 신호(60)을 수신할 때, 수평동기신호 발생회로(621)은 수직동기신호 발생회로(622)로 전달될 수평동기신호(623)을 발생한다. 수직동기신호 발생회로(622)는 수평동기신호 발생회로 (621)로부터 수평동기신호(623)을 수신할 때, fs 장치(63)의 동기신호 생성회로 (635)로 공급되는 수직동기신호(625)를 발생한다. 또한 nfsc 장치(62)는 제어신호 (19)로서, 수평동기신호(623)에서 센서(1)을 수평 구동하는 신호를 생성하는 신호 (CHD)(624) 및 수직동기신호(625)에서 센서(1)을 수직구동하는 신호를 생성하는 신호(VD)(626)을 TG(5)에 전달한다. SSG(6)으로부터 제어신호(19)를 수신하는 TG(5)는 CHD(624)로 발진회로(50)으로부터 공급된 기준신호(50)을 주파수 분할하여 얻은 신호의 위상동기를 취하여, 상기 기준신호(50)으로부터의 주파수 fs로 센서클럭 등의 제어신호를 생성한다. 제어신호(18)은 SSG(6)의 fs 장치(63)으로 전달된다. 수평동기신호 발생회로(633)은 제어신호(18)을 수신할 때, 동기신호 생성회로(635)로 공급되는 수평동기신호(638)을 센서클럭 fs에 동기해서 발생한다. 동기신호 생성회로(635)는 수직동기신호 발생회로(622)로부터 수직동기신호(625), 수평동기신호 발생회로(633)으로부터 수평동기신호(638)을 수신할 때, 디지탈신호처리회로(3)으로 공급되는 동기신호(CSYNC, CBLK, BF)(20)을 생성한다. 수평동기신호(638) 및 수직동기신호(625)는 센서클럭 fs와 동기하므로, 동기신호도 센서클럭 fs와 동기한다.
제13도는 디지탈신호처리회로(3)의 상세한 구성을 도시한 것이다. 디지탈신호처리회로(3)은 Y/C 분리회로(31), Y 처리회로(32), C 처리회로(33), CSYNC 보충회로(34), BF 보충회로(35) 및 변조회로(36)으로 이루어져 있다. 이하, 디지탈신호처리회로(3)의 동작을 설명한다.
먼저, Y/C 분리회로(31)은 A/D(2)로부터 디지탈 화소회로(13)을 수신할 때, A/D(2)로부터의 출력신호에서 휘도성분을 추출하여 얻은 휘도 신호인 제1의 화소신호 (301) 및 A/D(2)로 부터의 출력신호에서 추출한 색신호인 제2의 화소신호(302)를 생성하고, 이들 두신호는 Y 처리회로(32) 및 C 처리회로(33)으로 각각 공급된다. Y 처리회로(32)는 Y/C 분리회로(31)로부터 제1의 화소신호(301) 및 제2의 화소신호 (302)를 수신할 때, CSYNC 보충회로(32)에 공급되는 휘도신호(303)을 생성한다. 한편, C 처리회로(33)은 Y/C 분리회로(31)로부터 제1의 화소신호(301) 및 제2의 화소신호(302)를 수신할 때, BF 보충회로(35)에 공급되는 색차신호(304)를 생성한다. 또한, TG(5)로부터 공급되는 제어신호(18)에 의해 제어되는 Y/C 분리회로(31), Y 처리회로(32) 및 C 처리회로(33)은 센서클럭 fs로 위상 동기된다. 그러므로, 휘도신호(303) 및 색차신호(304)도 센서클럭 fs와 각각 동기된다. SSG(6)으로부터 공급되는 동기신호는 CSYNC(305), CBLK(306) 및 BF(307)인 3개의 신호를 포함한다. CSYNC 보충회로(34)는 Y 처리회로(32)로부터 휘도신호(303), SSG(6)으로부터 CSYNC(305) 및 CBLK(306)을 수신할 때, 동기신호(20)이 첨가된 휘도신호(14)를 생성한다. 한편, BF 보충회로(35)는 C 처리회로(33)으로부터 색차신호(304) 및 SSG(6)으로부터 BF(307) 및 CBLK(306)을 수신할 때, 동기신호가 보충된 색차신호(308)을 생성하고, 이 색차신호는 변조회로(36)으로 공급된다. 변조회로(36)은 BF 보충회로(35)로부터 동기신호가 보충된 색차신호 및 SSG(6)으로부터 제어신호(23)을 수신할 때, 동기신호가 보충된 색신호(15)를 출력한다. 그후, D/A(4)는 동기신호가 보충된 색신호(15) 및 휘도신호(14)를 아날로그 휘도신호(16) 및 아날로그 색신호(17)로 각각 변환한다.
제11∼13도에 도시한 실시예에 따르면, 신호처리는 센서클릭에 의해 제어되고 동기신호도 센서클릭에 따라 생서되므로, 디지털휘도신호가 동기신호와 동기하게 되어, 상기 두 신호의 합성에 있어서 처리가 발생되는 것을 방지할 수 있다.
이하, 제14도∼제17도에 따라, 이 실시예의 변형예를 설명한다. 이 변형예에 따른 비디오 카메라 시스템의 기본 구성은 제11도에 도시한 것과 거의 동일하지만, SSG(6)이 프로그램 가능한 SSG(65)로 치환되고 그것을 제어하는 마이크로 컴퓨터(7)이 마련된 것이 다르다.
제14도는 프로그램 가능한 SSG(65) 및 마이크로 컴퓨터(7)의 상세한 구성을 도시한 것이다. 제14도에서, SSG(65)는 nfsc 장치(62) 및 fs 장치(64)로 이루어지고, fs 장치는 카운터(361), 래치회로(632) 수평동기 신호 발생회로(634) 및 동기신호 생성회로(635)로 이루어져 있다. nfsc 장치(62) 및 동기신호 생성회로(635)는 제12도에 도시한 SSG(6)에서와 완전히 동일하다. 제15도는 fs 장치(64)의 각각의 블록을 상세히 도시한 것이다. 제15도에서, 래치회로(632)는 래치회로(632a) 및 (632b)로 이루어지고, 수평동기신호 발생회로(634)는 비교회로(634a) 및 펄스발생회로(634b)로 이루어져 있다. 제15도에서, 신호(22)는 데이터(22a) 및 어드레스(22b)를 구비하는 타이밍 데이터, 신호(639) 및 (640)은 비교회로(634a)로부터의 출력신호, 신호(638)은 수평동기신호이다. 제16도는 수평동기신호(638)을 생성하는 처리를 설명하는 타이밍도이다. 제14∼제16도에 따라 SSG(65) 및 마이크로 컴퓨터(7)의 동작을 설명한다.
제14도에서, 마이크로 컴퓨터(7)은 센서(1)의 특성에 적합한 동기신호를 생성하는 타이밍 데이터(마이크로 컴퓨터(7)에서 a 및 b로 설정)를 래치회로(632)로 전달하여, 데이타(22a)가 래치회로(632)에서 래치된다. 데이터(22a)가 래치되어야할 래치회로((632a) 또는 (632b))는 어드레스(22b)에 따라 결정된다. 여기서 값a는 래치회로(632a)에 유지되고, 값(a+b)는 래치회로(632)에 유지된다고 가정하자. 값 a 및(a+b)는 시간 b만큼 떨어진 2개의 점이다. 따라서, a 및(a+b)의 값을 각각의 래치회로에 설정하면, 동기 b를 갖는 동기신호를 발생할 수 있다. 즉, 값 a 및 b를 마이크로 컴퓨터(7)의 입력 epdlxkfhTJ 설정하면 프로그램 가능한 SSG를 실현할 수 있다.
카운터(631)은 TG(5)로부터의 제어신호(18)을 수신할 때, 센서클릭 fs(클럭수)를 카운트하고, 이 카운트된 값(636)은 수평동기신호 발생회로(634)의 비교회로 (634a)로 공급된다. 비교회로 (634a)는 래치회로(632)로부터 타이밍 데이터 (637a) 및(637b)와 카운터(631)로부터 카운트된 값(636)을 수신할 때, 카우트된 값(636)이 타이밍 데이터(637a) 및 (637b)와 일치하는 가의 여부를 조사해서 일치여부에 따라 '1' 또는 '0'을 출력한다.
즉 비교회로 (634a)는 제16도의 타이밍도에서의 신호(639) 및 (640)을 출력한다. 펄스 발생회로(634b)는 신호(639) 및 (640)을 수신할 때, 이우헤 동기신호 생성회로(635)에 전달된 제16도에 도시한 바와 같은 동기신호(638)을 발생한다. 동기신호 생성회로(635)는 수직동기신호 발생회로(622)로부터 수직동기신호(625)와 수평동기신호발생회로(634)로부터 수평동기신호(638)을 수신할 때, 이후에 디지털신호처리회로(3)으로 전달될 CXYNC, CBLK 및 BF를 구비하는 동기신호를 생성한다. 이후의 동작은 제11도의 실시예와 동일하다.
상기 변형예에서는 fs 장치(64)가 제15도의 구성과 관련해서만 설명되었지만, 신호 입출력 스위치 SW1 및 SW2가 이들 래치회로와 펄스발생회로의 어떤 직렬 접속점에 동기로 접속되도록 하는 것에 의해, 래치회로(632)와 펄스발생회로(634)의 직렬 접속에 의해 규정된 여러개의 수평동기신호를 마련하도록 여러개의 펄스발생회로(634)에 직렬로 접속된 여러개의 래치회로(622)를 배열해도 좋다. 또한, 래치회로(632)가 상태 유지기능을 갖는 한 래치회로(632)를 어떤 부품으로 치환해도 좋다.
제14도∼제17도에 도시한 상기 변형예에 따르면, 프로그램 가능한 SSG 및 그것을 제어하는 마이크로 컴퓨터는 수평동기신호의 타이밍을 가변할 수 있도록 마련된다. 그러므로, 사용될 센서에 적합한 동기신호를 발생할 수 있어서, 비디오 카메라가 여러 종류의 센서를 취급할 수 있다.
이하, 본 발명의 다른 변형예를 설명한다. 이 실시예에 따른 비디오 카메라 시스템의 기본 구성은 제18도의 구성을 제외하고는 제11도와 거의 동일하다. 각 블럭의 각각의 동작도 제11도의 대응하는 블럭의 각각과 동일하다. 제18도에서 알 수 있는 바와 같이, 이 실시예에 따른 비디오 카메라는 프로그램 가능한 TG(9) 및 그것을 제어하는 마이크로 컴퓨터(7)이 마련된 것이 특징이다. 프로그램 가능한 TG(9)는 마이크로 컴퓨터(7)로부터 타이밍 데이터(22)와 SSG(6)으로부터 동기신호를 수신할 때, 제14도의 프로그램 가능한 SSG(65)의 fs 장치(64)에 구비된 것과 동일한 래치회로 및 펄스발생회로에 의해 필요한 타이밍 제어신호를 출력한다.
제18도의 실시예에 따르면, 신호 처리를 위한 제어신호 및 센서 구동 펄스를 센서 종류 및 시스템 구성에 따라 변경할 수 있다.
이하, 본 발명의 또 다른 변형예를 설명한다. 제19도는 이 실시예에 따른 비디오 카메라 시스템의 기본 구성을 도시한 것이다. 이 비디오 카메라는 센서(1), A/D(2), 디지털신호처리회로(3), D/A(4), TG(52), 프로그램 가능한 SSG(6), 제어회로(10) 및 발진회로(51)로 이루어진다.
이렇게 구성된 비디오 카메라의 동작을 설명한다. 센서(1), A/D(2), 디지털신호처리회로(3) 및 D/A(4)의 각각의 동작은 제11도의 실시예의 대응하는 부분의 동작과 동일하므로 그 외의 부분의 동작에 대해서만 설명한다. 먼저, 발진회로(51)은 기준신호(50)을 TG(52)에 공급한다. TG(52)는 발진회로(51)로부터 기준신호(50)을 수신할 때, 기준신호(50)을 주파수 분할하여 프로그램 가능한 SSG(66) 및 센서(1)로 이후에 각각 전될될 센서클럭 fs(191) 및 센서(1)을 구동하는 센서 구동 신호(181) 등의 제어신호를 생성한다. 프로그램 가능한 SSG(66)은 fs 장치(64)와 동일한 회로를 포함한다. 그래서, fs 장치(64)와 동일한 처리를 통해, 프로그램 가능한 SSG(6)은 여러 센서에 적합한 동기신호를 발생하는 타이밍 데이터(22)를 외부로부터 수신하고 또한 TG(52)로부터 센서클럭 fs 등의 제어신호(191)을 수신할 때, 이후에 디지털신호처리회로(3) 및 제어회로(10)으로 전달되는 제어신호(25)와 센서클럭 fs와 동기하는 동기신호(20)을 각각 생성한다. 제어회로(10)은 프로그램 가능한 SSG(61)으로부터 제어신호를 수신할 때, 클럭 등의 제어신호를 A/D(2)에 공급하고, 센서클럭 fs 등의 제어신호를 디지털신호처리회로(3)에 공급한다. 그후, 이 실시예에 따른 비디오 카메라 시스템은 제11도의 실시예에 따른 비디오 카메라 시스템의 처리와 동일한 처리를 통해 동기 신호가 보충된 아날로그휘도신호 및 새신호를 출력한다.
이 실시예에 따르면 외부에서 공급된 데이터(동기신호발생에 필요한 a 및 b 등의 정보)에 따라 다른 타이밍으로 동기신호를 발생할 수 있는 프로그램 가능한 SSG(66)이 마련되므로, 비디오 카메라가 여러종류의 센서를 취급할 수 있다.
이하, 본 발명의 또 다른 변형예를 설명한다. 이 실시예에 따른 비디오 카메라의 기본 구성은 데이터 리라이트를 위한 입력단자(71) 및 마이크로 컴퓨터(7)이 또 마련된 제19도의 구성이다. 제19도에서, 마이크로 컴퓨터(7)은 다자(71)을 통해 입력된 데이터(72)를 일시적으로 유지한 후, 데이터(72)를 프로그램 가능한 SSG(66)에 타이밍 데이터(22)로써 공급하여, SSG(66)에 유지된 타이밍 데이터가 리라이트 된다. 데이터(72)는 타이밍 데이터(22)에 한정되지 않아도 되어 마이크로 컴퓨터(7)은 상기 동작을 실행할 수 있을 뿐만 아니라 데이터(72)를 사용해서 필요한 그외의 회로도 제어할 수 있다.
또 다른 변형예로써 제22도에 도시한 바와 같이, 제19도의 구성에 ROM(73)이 마련되어도 좋다. 이 경우에는 ROM(73)이 마련되어도 좋다. 이 경우에는 ROM(73)에 기억된 데이터(72)에 의해 ROM(73)에서 마이크로 컴퓨터(7)로 데이터를 공급할 수 있다. 마이크로 컴퓨터(7) 및 이 마이크로 컴퓨터(7)에 공급될 데이터를 기억하는 ROM(73)이 마련된 이 실시예에 따르면, 프로그램 가능한 SSG(66)이 마이크로 컴퓨터에서 공급된 타이밍 데이터를 사용하여 사용된 센서에 적합한 동기신호를 발생할 수 있으므로, 이 실시예에 따른 비디오 카메라 시스템은 여러 센서를 취급할 수 있다. 이 비디오 카메라는 그의 개시를 자동적으로 셋업할 수 있다.
또 다른 변형예로써, 제22도의 구성을 제23도에 도시한 바와 같은 구성으로 변형해도 좋다. 이 경우, ROM(73)에 기억된 데이터(72)와 동일한 데이터에 의해, ROM(73)에 기억된 데이터의 일부인 타이밍 데이터(22)가 프로그램 가능한 SSG(66)으로 직접 공급된다.
이하, 제24도에 따라 또 다른 변형예를 설명한다. 이 실시예에 따른 비디오 카메라의 기본 구성은 제24도의 구성이 마련된 것을 제외하고는 제19도의 구성과 거의 같다. 제24도에서, 마이크로 컴퓨터(70)은 각각의 시스템에 대응하는 여러 종류의 타이밍 데이터를 기억하고, 프로그램 가능한 ROM(74)는 각각의 시스템에 할당된 코드 및 제어 데이터를 기억하고 있다. 시스템 선택 데이터(78)은 입력단자(76)를 거쳐서 마이크로 컴퓨터(70)은 시스템 선택 데이타(78)을 수신할 때, 제어 데이타와 선택데이타(78)에 의해 지정된 코드를 구비하는 시스템 데이타(77)을 프로그램 가능한 ROM(74)로부터 리드하고, 마이크로 컴퓨터(70)에 공급된다. 마이크로 컴퓨터(70)에 기억된 여러 종류의 타이밍 데이터의 상기 코드에 의해 지정된 타이밍 데이터(22)를 프로그램 가능한 SSG(66)으로 공급한다. 또한, 제어 데이터는 제어회로(10)에도 공급된다. 그밖의 동작은 제19도의 실시예의 비디오 카메라 시스템의 동작과 동일하다.
이 실시예에 따르면, 비디오 카메라 시스템을 정상적인 동작가능 상태로 자동적으로 놓기 위해 시스템 선택 데이터를 입력단자(76)으로부터 공급하기만 하면 되므로, 제조공정의 작업 효율을 향상할 수 있다.
이하, 제20a도, 제20b도 및 제21도에 따라 제11도의 또 다른 실시예를 설명한다. 이 실시예에 따른 비디오 카메라의 기본 구성은 제1도에 도시한 종래 기술의 구성과 거의 동일하다. 또한, 디지털신호처리회로(3)도 점선으로 둘러싼 휘도신호 처리장치(37)의 구성을 제외하고는 제13도에 도시한 것과 거의 동일하다.
제20a도는 휘도신호 및 동기신호를 D/A 변환기(4)에 공급하는 회로를 도시한 것이다. 이 휘도신호 처리회로는 신호스위치(371) 및 클럭 스위치(372)로 이루어져 있다. 제21도는 동기신호가 보충된 휘도신호의 파형을 도시한 것이다. 이 실시예에 따른 비디오 카메라의 기본동작은 D/A변환동작을 제외하고는 제1도에 도시한 종래기술의 동작과 동일하므로, 휘도신호 처리장치(37)의 동작에 대해서만 설명한다.
제21도의 A-B 기간동안, 신호스위치(371)는 단자(375)를 단자(374)에 접속하여, 동기신호(20)이 D/A 변환기(4)로 공급되고, 클럭 스위치(372)는 단자(378)을 단자(377)에 접속하여, nfsc 클럭이 D/A 변환기(4)의 클럭단자(24)로 공급된다. 그후, nfsc 클럭에 응답해서, 제20A에서와 같이 D/A 변환기(4)는 동기신호를 출력될 아날로그 신호로 변환한다. 제21도의 시간 B에서는 신호 스위치(371)이 단자(373)으로 전환되어 휘도신호(303)이 D/A 변환기(4)로 공급되고, 클럭 스위치(372)가 단자(376)으로 전환되어 제어신호중의 하나인 센서클럭 fs가 D/A 변환기(4)의 클럭단자(24)로 공급된다. 그후, 센서클럭 fs에 응답해서, D/A변환기(4)는 휘도신호(303)을 출력될 아날로그 휘도신호로 변환한다. 이러한 동작이 시간 A'가 될 때까지 기간 B-A'동안 계속된다. 시간 A'에서는 신호스위치(371) 및 클럭스위치(372)가 반대쪽 단자로 각각 전환되므로 상기 기간 A-B 기간과 같은 동작이 실행된다. 그후, 상기 동작이 반복된다. 제21도에서는 휘도신호의 레벨이 스위칭 타이밍 A, B, A' 및 B'가 위치하는 모든 기간 C, D, C' 및 D' 동안 고정된다. 상기 신호 처리장치(37)이 스위칭동작을 실행하도록, 동기신호(20)에 포함된 제20b도에 도시한 바와 같은 수평 블랭킹신호 HBLK가 스위칭 신호로써 신호스위치(371) 및 클럭스위치(372)에 공급된다. 따라서, 제20b도에서 알 수 있는 바와 같이, HBLK의 하강에지에서는 단자(375) 및 (378)이 단자(374) 및(377)에 각각 접속되고, HBLK의 상승에지에서는 단자(375) 및 (378)이 단자(373) 및 (376)에 각각 접속된다.
제20a도 및 제20b도의 실시예에 따르면, 휘도신호 및 동기신호는 휘도신호의 레벨이 고정되는 수평 블랭킹 기간의 양끝의 타이밍에서 D/A변환된다. 그러므로, 휘도신호가 동기신호와 동기하지 않더라도, 출력에 영향을 주는 어떠한 지터도 발생되지 않는다.
지금까지 설명한 모든 실시예는 NTSC 방식뿐만 아니라, PAL 방식, SECOM 방식 등의 일반적인 칼라 텔레비젼 방식에서도 효과적으로 실행될 수 있다. 또한, 타이밍도는 도시한 타이밍도에 한정되는 것은 아니다.
제3도∼제20도와 관련해서 설명한 실시예에 따르면, 어떤 화소수를 갖는 센서가 마련된 비디오 카메라에 있어서, 4fsc 클럭에 따른 디지털인코더에 이론적으로 수반된 지터를(8fsc)-1의 허용범위로 제한할 수 있으므로, 디지털인코더를 구비하는 모든 신호처리시스템을 화질이 저하되는 일없이 디지털화할 수 있다. 따라서, 저전력소비의 디지털화, 소형, 경량, 고화질 등의 이점을 갖는 비디오 카메라 시스템을 실현할 수 있다.
제11도∼제24도와 관련해서 설명한 실시예에 따르면, 동기신호발생회로는 색부반속파보다 K배 큰 주파수(칼라 텔레비젼에 의존)의 클럭에 따라 수평동기신호 및 수직동기신호를 발생하는 장치 및 휘도신호 및 색신호에 보충될 동기신호를 발생하는 장치로 이루어지고, 동기신호가 아직 보충되지 않은 휘도신호는 사용된 센서와 수평 리드 클럭에 따라 발생된다. 이러한 구성에 있어서, 휘도 신호는 동기신호와 동기하게 되므로, 신호처리의 디지털화에 수반되는 지터를 제거할 수 있어 고화질이 실현된다.
또한, 휘도신호의 레벨이 고정될 때 수평 블랭킹 기간의 양끝의 타이밍에서 휘도신호 및 동기신호의 D/A 변환을 교환하는 회로가 마련되므로, 지터가 없는 화상을 얻을 수 있다.
또한, 프로그램 가능한 동기신호 발생회로, 센서 구동 타이밍 발생회로 및 이들 회로를 제어하는 마이크로 컴퓨터 등을 마련하는 것에 의해, 비디오 카메라는 여러 종류의 센서를 취급할 수 있어, 그의 응용이 자유로움 및 저가도 실현할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.

Claims (12)

  1. 고체 촬상 센서로 부터의 출력신호가 상기 출력신호의 수평 리드 사이클에서 대응하는 디지털신호로 변환되고, 상기 디지털신호가 상기 리드 사이클과 동기하는 제1의 소정의 클럭(fs)로 디지털처리되어 휘도신호 및 색신호가 마련되는 비디오 카메라에 있어서, 색차신호의 클럭을 변환하도록, 색부반송파(fsc)보다 4배 큰 주파수를 갖는 제2의 클럭(4fsc)와 동기하는 데이터래치클럭으로 상기 제1의 클럭에 따라 발생된 상기 색차신호를 래치하는 데이터클럭변환수단, 위상 검출신호를 마련하도록 상기 제2의 클럭(4fsc)에 대해 상기 제1의 클럭(fs)에 따라 발생된 상기 색차신호의 변화점의 위상을 검출하고, 상기 제1의 클럭(fs)에 따라 발생된 상기 색차신호의 변화점후의 안정한 점에서 상기 제2의 클럭(4fsc)와 동기해서 상기 색차신호가 래치되는 상기 데이터래치클럭을 공급하는 제어수단, 상기 데이터 클럭 변환수단으로부터 데이터 클럭 변환후의 색차신호를 수신하고, 수신된 색차신호의 변화점 전후의 신호를 보간하여 얻은 중간 위상을 갖는 색차신호와 데이터클럭 변환후의 상기 색차신호중의 하나를 상기 제어수단으로부터의 상기 위상 검출 신호에 따라 선택하는 것에 의해 위상 보정된 색차신호를 출력하는 위상 보정 수단과 변조된 색신호를 마련하도록 상기 위상 보정 수단으로부터 공급된 색차신호를 직각 평형 변조하는 변조 수단을 포함하는 비디오카메라.
  2. 특허청구의 범위 제1항에 있어서, 상기 제어수단은 상기 제2의 클럭의 주기((4fsc)-1)마다 상기 제1의 클럭(fs)의 상승에지 및 하강에지를 사용해서 색차신호의 변화점을 검출하는 검출수단을 포함하고, 상기 위상 보정 수단은 상기 색차신호의 변화점 전후의 신호의 평균값과 입력 신호중의 하나를 상기 검출수단으로부터 상기 제2의 클럭의 죽기((4fsc)-1)마다 위상 검출 신호에 따라 선택하여 위상 보정된 색차신호를 출력하는 비디오 카메라.
  3. 특허청구의 범위 제1항에 있어서, 상기 제어수단은 상기 제2의 클럭 및 상기 제2의 클럭의 주파수보다 2배 큰 주파수의 클럭을 사용해서 상기 색차신호의 변화점이 4개의 위상 범위중에 속하는 곳을 검출하는 수단을 포함하고, 상기 4개의 위상 범위는 상기 제2의 클럭의 하나의 사이클을 4개의 부분으로 분할하여 형성되며, 상기 위상보정수단은 상기 색차신호의 변화점 전후의 색차신호에 따라 중간 위상의 3개의 신호를 형성하여 중간 위상의 상기 3개의 신호중의 하나와 입력신호를 선택적으로 출력하여 위상 보정된 색차신호가 출력되는 비디오 카메라.
  4. 고체 촬상 센서로 부터의 출력신호가 상기 출력신호의 수평 리드 사이클에서 대응하는 디지털신호로 변환되고, 상기 디지털신호가 상기 리드 사이클과 동기하는 제1의 소정의 클럭(fs)로 디지털 처리되어 휘도 신호 및 색신호가 마련되는 비디오 카메라에 있어서, 사용된 칼라 텔레비젼 시스템에 의존하는 주파수의 소정의 클럭에 따라 수평 동기신호 및 수직 동기신호를 발생하는 제1의 동기 신호 발생장치 및 상기 수평 동기신호 및 상기 비디오 카메라의 수평 리드 사이클에 동기하는 제1의 클럭에 따라 동시신호를 발생하는 제2의 동기신호발생장치를 구비하는 동기신호 발생수단과 상기 제1의 동기신호발생장치로 부터의 상기 수평 동기신호 및 상기 수직 신호에 따라, 상기 수평 동기신호, 상기 수직 동기신호 및 소정의 기준 신호에 따라 상기 비디오 카메라의 수평 리드 사이클과 동기하는 제1의 클럭을 출력하는 센서 구동 타이밍 발생 수단을 포함하는 비디오 카메라.
  5. 고체 촬상 센서로 부터의 출력신호가 상기 출력신호의 수평 리드 사이클에서 대응하는 디지털신호로 변환되고, 상기 디지털신호가 상기 리드 사이클과 동기하는 제1의 소정의 클럭(fs)로 디지털 처리되어 휘도신호 및 색신호가 마련되는 비디오 카메라에 있어서, 사용된 칼라 텔레비젼 시스템에 의존하는 주파수의 소정의 클럭에 따라 수평 동기신호 및 수직 동기신호를 발생하는 제1의 동기신호발생장치 및 상기 수평 동기신호 및 상기 고체 촬상 센서의 수평 리드 사이클과 동기하는 제1의 클럭에 따라 카운트한 값을 출력하는 카운터 수단, 외부에서 입력된 소정의 동기신호에 대한 타이밍 데이터를 래치하는 래치수단, 상기 카운터 수단으로부터의 카운트된 값과 상기 래치 수단에 래치된 타이밍 데이터를 비교하여 수평 동기신호를 발생하는 펄스 발생 수단 및 동기신호를 출력하도록 상기 제1의 동기신호발생장치로 부터의 수직동기신호와 수평 동기신호를 합성하는 동기신호 생성수단을 갖는 제2의 동기신호발생장치를 구비하는 프로그램 가능한 동기신호 발생회로와 상기 래치 수단에 래치된 타이밍 데이터의 리라이트를 제어하도록 상기 래치수단에 접속된 마이크로 컴퓨터를 포함하는 비디오 카메라.
  6. 특허청구의 범위 제5항에 있어서, 상기 래치수단 및 상기 펄스 발생수단은 다른 클럭 주파수를 갖는 대응하는 수평 동기신호를 발생하는 직렬로 접속된 펄스 발생 수단 및 래치수단의 여러개의 열 및 상기 래치수단의 지정된 열로 이루어지고, 상기 고체 촬상 센서의 특성에 따른 상기 펄스 발생 수단은 상기 수평동기 신호를 출력하도록 선택되는 비디오 카메라.
  7. 특허청구의 범위 제5항에 있어서, 상기 센서 구동 타이밍 발생수단은 상기 고체 촬상 센서에 따라 상기 제1의 클럭의 클럭 주파수를 가변하는 프로그램 가능한 센서 구동 타이밍 발생수단에 의해 구성되고, 또 상기 제1의 클럭의 타이밍을 제어하도록 프로그램 가능한 센서 구동 타이밍 발생수단에 접속된 마이크로 컴퓨터를 포함하는 비디오 카메라.
  8. 특허청구의 범위 제4항에 있어서, 상기 동기신호 발생수단은 상기 고체 촬상 센서의 수평 리드클럭과 동기하고 외부에서 리라이트 가능한 동기신호를 발생하는 프로그램 가능한 동기신호 발생수단에 의해 구성되는 비디오 카메라.
  9. 특허청구의 범위 제4항에 있어서, 또 타이밍 데이터 등의 데이터를 기억하는 ROM, 상기 ROM에 기억된 데이터를 수신하는 입력 단자, 상기 ROM의 데이터를 일시적으로 유지하고 상기 데이터의 타이밍 데이터를 상기 프로그램 가능한 동기신호 발생수단에 출력하는 마이크로 컴퓨터를 포함하는 비디오 카메라.
  10. 특허청구의 범위 제4항에 있어서, 또 상기 프로그램 가능한 동기신호 발생수단으로 공급될 상기 타이밍 데이터를 기억하는 ROM을 포함하는 비디오 카메라.
  11. 특허청구의 범위 제4항에 있어서, 또 상기 프로그램 가능한 동기신호 발생수단으로 공급될 여러개의 촬상 센서에 대한 타이밍 데이터를 사전에 기억하는 마이크로 컴퓨터, 상기 여러개의 촬상 센서에 할당된 제어 데이터 및 코드를 기억하는 프로그램 가능한 ROM 및 상기 프로그램 가능한 ROM에서 상기 마이크로 컴퓨터로 공급될 상기 코드 및 제어데이타를 선택하는 데이터를 상기 마이크로 컴퓨터로 입력하는 입력 단자를 포함하는 비디오 카메라.
  12. 고체 촬상 센서로 부터의 출력신호가 상기 출력신호의 수평 리드 사이클에서 대응하는 디지털신호로 변환되고, 상기 디지털신호가 상기 리드 사이클과 동기하는 제1의 소정의 클럭(fs)로 디지털 처리되어 휘도신호 및 색신호가 마련되는 비디오 카메라에 있어서, 디지털 휘도 신호, 디지털 동기신호 등을 대응하는 아날로그 신호로 변환하는 D/A 변환수단, 선택된 신호를 상기 D/A 변환 수단으로 공급하도록, 수평블랭킹 기간의 양끝에서 휘도 레벨이 고정될 때 상기 D/A 변환수단으로 공급될 상기 동기신호와 휘도신호중의 하나를 선택하는 제1의 선택수단과 선택된 클럭을 클럭신호로써 상기 D/A 변환수단에 공급하도록, 색부반송파보다 정수배 큰 주파수(k fsc)의 클럭과 상기 촬상 센서의 수평 리드 사이클과 동일한 주파수으 클럭(fs)중의 하나를 상기 제1의 선택수단과 동일한 타이밍에서 선택하는 제2의 전환수단을 포함하는 비디오 카메라.
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