KR940001272B1

KR940001272B1 - 데이타 전송 및 검출시스템

Info

Publication number: KR940001272B1
Application number: KR1019860004399A
Authority: KR
Inventors: 쓰꾸히데 샤끼따; 노리오 기무라; 도미시게 다구찌; 마사히로 다께이
Original assignee: 캐논 가부시끼가이샤; 가꾸 류우사부로오
Priority date: 1985-06-03
Filing date: 1986-06-03
Publication date: 1994-02-18
Also published as: US4847703A; EP0205305A2; EP0425475B1; CA1303216C; DE3650678D1; KR870000648A; EP0205305A3; EP0425475A1; US5155637A; DE3650678T2; EP0205305B1; DE3680390D1

Abstract

내용 없음.

Description

데이타 전송 및 검출시스템

제1도는 자기시트상의 기록트랙의 예시도.

제2도는 분할섹터로 구성된 오디오 트랙의 예시도.

제3도는 단일섹터에 포함된 데이타신호, ID신호, 및 오디오신호의 배치도.

제4도는 제3도의 데이타신호에 대한 포오멧의 상세도.

제5도는 제4도의 신호를 발생시키는 신호의 블록도.

제6도는 제4도의 데이타신호를 재생시키는 재생시스템의 일예에 대한 블록도.

제7도는 제4도의 데이타신호의 경우에 제6도의 재생시스템에서 발생한 단점의 예시도.

제8도는 제7도에 예시된 문제를 제거시키는데 사용될 수 있는 데이타신호의 또다른 포오멧의 상세도.

제9도는 제1 내지 제4도에 기술된 오디오 및 데이타신호의 기록 및 재생에 적용된 본 발명의 실시예에서 사용된 데이타신호의 포오멧의 일예도.

제10도는 ID 신호와 함께 제9도에 표시된 데이타신호를 발생시키는 회로의 일예를 나타내는 블록도.

제11도는 제9도에 표시된 데이타신호를 재생시키는 재생시스템의 일예를 나타내는 블록도.

제12도는 제11도의 개시 비트 검출회로 및 신호발생기의 특수구조에 대한 블록도.

제13도는 제12도의 주블록의 입력 및 출력을 나타내는 타이밍챠트.

제14도는 마이크로컴퓨터를 사용하여 제9도에 표시된 데이타신호를 재생시키는 동작을 나타내는 플로우챠트.

제15도는 제1 내지 4도에 기술된 오디오 및 데이타신호의 기록 및 재생에 적용된 본 발명의 또다른 실시예에서 사용된 데이타신호의 포오멧에 대한 일예도.

제16도는 제15도의 표시된 데이타신호를 재생시키는 재생시스템의 일예를 나타내는 블록도.

제17도는 제16도의 신호발생기 및 제2바이트 최종비트검출기의 특수구조에 대한 블록도.

제18도는 제17도의 주블록의 입력 및 출력을 나타내는 타이밍챠트.

* 도면의 주요부분에 대한 부호의 설명

12',12 : 제어기 32 : 데이타동기검출기

33,33',33" : 신호발생기 100 : 개시비트검출기

100' : 각 제2바이트의 LSB 검출기 62' : 선택기

64 : 시프트레지스터 65 : 선택기

10 : 자기시트

본 발명은 데이타전송 및 검출시스템, 특히 직렬데이타 비트를 전송시키는 시스템 및 직렬데이타를 검출하는 시스템에 관한 것이다.

최근에 제안된 비데오 플로피 시스템에서, 기록매체로서 자기시트상에 오디오신호외에도 비데오신호를 기록하는 것이 제안되었다.

제1도는 자기시트상에 함께 존재하는 비데오 및 오디오신호를 둘다 개략적으로 나타낸다. 예를들어, 비데오 플로피상의 표준에 의해, 피일드 비데오신호(V) 및 오디오신호(A1,A2) 모두는 50 동심트랙까지 자기시트상에 기록될 수 있다.

오디오신호는 시간 베이스 압축에 의해 비데오밴드로 상승되며 주파수 변조형태로 기록된다. 트랙당 기록시간은 오디오밴드가 5KHz이고 시간베이스 압축비가 640일 경우 대략 10초이다. 또한, 오디오밴드가 2.5MHz이고 시간베이스 압축비가 1,280일 경우, 대략 20초의 기록이 가능하다. 이 경우에 오디오신호는 단일트랙에서 완료될 수 있거나 다음 트랙으로 확장될 수 있다.

링형 오디오트랙은 제2도와 같이 4섹터로 분할된다.

예를들어, 10초용 기록이 가능한 모드에서 2.5초용 정보량이 각 섹터에 할당된다.

제3도는 단일섹터상에 기록된 부가신호 및 오디오신호의 형태를 예시한다.

제3도에서 시간(T₀)으로부터 t₁의 경과후에, 기준레벨(L₀)보다 더 큰 레벨(L_L)을 갖춘 개시 ID 신호는 오디오신호 정보를 판독할 타이밍을 얻기 위한 시간(t₂)동안 진행한다. t₃의 공백후에 오디오시호가 개시된다.

제1시간간격(t₄)중 섹터상의 신호는 바로 선행 섹터상의 그것과 중첩한다.

이것은 오디오신호의 선행즈에 대응하는 제1섹터에서 발생되지 않는다.

새로운 오디오신호는 잔여시간(t₅)동안 비속되며 그 길이는 가변적이고 상기와 같은 트랙당 10초 모드에서 최대 2.5초이다. t₆의 후속 공백후에 기준레벨(L_o)보다 더 작은 레벨(L_L)을 갖춘 종료 ID 신호는 오디오신호의 종료를 검출하고 후속 오디오신호에 관련된 데이타신호를 판독하는 타이밍을 얻기 위해 t₇동안 진행한다.

t₈의 공백후에 데이타간격은 t₂동안 진행한다. 이때 시간(t₁₀)의 공백간격이 존재하고, 그 길이는 선행 오디오신호(t₅)의 간격에 따라 변경되며, 따라서 1섹터 사이클이 종료한다. 이 형태는 오디오신호가 존재하는 섹터중 어느것이나 기본적으로 동일하다. t₅에 의해 표시된 오디오신호 간격은 간격(t₅+t₁₀)이 모든 시간에 일정하도록 가변되고 선택된다. 이와 같이 오디오신호의 길이는 데이타신호 및 종료 ID의 위치를 결정한다.

데이타신호는, 디지탈 데이타의 형태로 된, 오디오신호가 기록된 트랙의 자기시트상의 수, 그것을 통해 오디오신호가 계속해서 기록되는 선행 및 후속트랙의 수, 오디오신호에 대응하는 비데오신호가 기록되는 트랙수, 오디오신호의 압축비등을 포함한다. 이 경우에 "1" 및 "0"은 각각 L_L및 L_L을 나타내도록 되어 있다.

주파수변조에 해당될 경우, 전압레벨(L₀,L_H및 L_L)은 각각 f_o,f_H및 F_L에 해당하며, 여기서 주파수는 f_L<f_o<f_H이고, 예를들면 f_O=6MHz, f_H=7MHz, f_L=5MHz이다.

상기 데이타신호를 더욱 상세히 설명할 것이다.

제4도는 제3도에 표시된 데이타신호를 확대해서 예시하고 있다.

제4도에서 참조번호(51)은 1바이트의 동기비트를 나타낸다. 참조번호(52 내지 59)는 1바이트의 데이타신호를 나타내며, 모든 데이타신호는 8바이트를 포함한다.

신호(52 내지 59)의 8바이트 데이타중 예를들어 신호(52 내지 57)의 6바이트는 네트 데이타비트로서 사용되며, 잔여신호(58과 59)의 2바이트는 에러검출용 CRCC(사이클 리던던시 검사코드)로서 사용된다. 여기서, CRCC를 포함하여 신호(52 내지 59)의 8바이트는 이후에 데이타로 지칭될 것이다. 이와 같이 제4도의 데이타신호는 1바이트 동기비트 및 8바이트 데이타비트로 구성된다.

. 사용된 코드형식은 NRZ 코드이며, 여기서 로우 및 하이레벨은 각각 "0" 및 "1"에 의해 각각 표시된다. 사용된 총 비트수는 72이다. 상기와 같이, 네트 6바이트 데이타는 오디오신호 트랙의 트랙수, 오디오신호의 시간압축비, 대응비데오의 트랙수, 오디오신호가 진행하는 리딩 및 트레일링 트랙의 트랙수등을 포함한다.

제5도는 제4도의 데이타신호를 발생시키는 회로의 일예를 나타낸다.

제5도에서, 신호발생기(60)는 9바이트 데이타 시프트 레지스터(63)를 판독할 클록신호 및 개시 및 종료 ED 신호를 발생시킨다. 가산기(61)는 신호발생기(60)로부터의 개시 ID 신호, 종료 ID 신호를 시프트 레지스터(63)로부터의 데이타신호에 가산시킨다.

선택기(62)는 시프트 레지스터(63)의 바이트중 어느 것이 마이크로컴퓨터를 포함하는 제어기(12)의 출력에 연결되어지는가를 선택한다. 참조번호(63)는 9바이트(=72비트) 데이타 시프트 레지스터를 나타낸다.

데이타 발생에 관한 제5도 회로의 동작을 기술할 것이다.

우선, 제어기(12)가 선택기(62)를 제어함으로써, 1바이트 동기신호 및 소정 데이타는, 바이트영역(0)으로부터 바이트영역(8)(최상위 바이트영역)으로 순차적으로 병렬형태로 시프트 레지스터(63)의 상위 바이트영역(1 내지 8)과 바이트영역 (0)(최하위 바이트영역)에 기입된다. 이 경우에, 최하위 바이트영역(0)으로 기입된 1바이트 동기신호는 예를들어 "1010101"로 표시된다.

상기와 같은 방식으로, 네트 데이타는 바이트영역(1 내지 6)으로 CRCC는 바이트영역(7 및 8)으로 각각 기입된다. 이 기입이 완료될 경우, 예를들어 제어기 (12)는 자기시트의 회전과 동기하는 소정 타이밍(예를들어 자기시트의 부분에 부착된 회전위상 표시의 방향에 의해 구동된 PG신호등을 토대로 결정된 타이밍)으로 판독클록신호(a)를 신호발생기(60)에 의해 발생시키도록 한다. 클록신호(a)는 시프트 레지스터(63)의 내용을 바이트(0)에서 바이트(8)로 순착적으로 직렬로 판독되도록 하며 제4도의 형태를 갖춘 신호열이 레지스터(63)의 출력(b)에서 얻어진다. 레지스터의 출력(b)은 가산기(61)에 의해 신호발생기(60)로부터 개시 및 종료 ID 신호(c)에 가산된다.

가산기(61)이 출력(d)은 압축된 오디오신호와 합성되어 제3도에 표시된 포오멧을 가진 신호가 된다. 가산기출력은 이때 엠파시스, 주파수변조 등을 포함한 처리를 받고 자기헤드를 경유하여 자기시트상에 기록된다. 이 경우, 기록속도가 1TV 피일드/트랙일 경우, 자기시트는 NTSC 시스템하에 3,600rpm으로 회전하여 동심 기록트랙이 형성될 것이다.

시프트 레지스터(63)의 리딩비트 출력은 여기에 표시되지 않은 트레일링 종료 비트입력에 연결된다. 1섹터용 데이타를 기록하기 위해서는, 데이타는 그것이 일단 판독된 후에도 순환되어 시프트 레지스터(6)에 기입되며, 제2 및 후속섹터가 기록될 경우, 데이타는 반복해서 판독되고 기록될 것이다.

상기 언급된 방식에서 기록된 신호재생을 설명할 것이다.

여기서는, 특히 데이타의 재생을 설명할 것이며 압축된 오디오신호의 재생등은 생략될 것이다.

제6도는 데이타를 재생할 회로의 일예를 예시한다. 제6도에서, 참조번호(10)는 자기시트를 나타낸다 시트회전모터(1)는 트랙당 1TV 피일드에서 기록속도를 고려하여 NTSC 시스템에 따라 3,600rpm으로 회전되도록 제어된다. PG 검출기(13)는 시트(10)상의 회전표시를 검출하며 PG 신호를 발생시킨다.

제6도의 회로는 그 위에 자기헤드(14), 재생전치증폭기(22), 주파수 복조기(26), 디엠파시스 회로(27), 음성 재생회로(28), 개시 및 종료 ID 신호를 분리시키는 ID 분리기(29), 데이타 게이트 펄스발생기(30), 데이타 게이트(31), 데이타 동기검출기(32), 신호발생기(33), 8바이트 데이타 기억 시프트 레지스터(64), 및 선택기(65)를 포함하고 있다. 시프트 레지스터(64)는 또한 제5도의 시프트 레지스터(63)로서 사용될 수 있다.

상기 구조에서, 자기시트(10)로부터 자기헤드(14)에 의해 획득된 FM 신호는 소정 레벨로 전치증폭기(22)에 의해 증폭되며, 그후 주파수 복조기(26)에 공급된다.

복조기(26)에 의해 복조된 신호는 제3도에 표시되 포오멧을 가진 신호로 디엠파시스 회로(27)에 의해 디엠파시스된다. 이 신호는 음성재생회로(28)에 공급되어 거기서 신호의 오디오부분이 소정처리를 받고 그후 원신호로 팽창된다. 그리하여 원래의 오디오신호는 재생된다.

디엠파시스 회로(27)로부터 재생된 신호는 또한 ID 분리기(29) 및 데이타 게이트(31)에 도달된다.

ID 분리기(29)는 기본적으로 저역통과 필터로서 그 차단주파수는 ID 신호는 필터를 통과하지만 어떤 오디오 및 데이타신호는 통과될 수 없도록 설정된다.

ID 분리기(29)에 의해 분리된 개시 및 종료 ID 신호는 자기시트(10)상의 회전표시를 검출하는 PG 검출기(13)로부터 출력된 PG 신호를 토대로 종료 ID 신호만을 분리하는 데이타 게이트펄스 발생기 회로(30)에 공급된다.

데이타 게이트펄스 발생기(30)는 제어기(12)에 의해 지정된 4섹터용 4종료 ID 신호중 하나를 기초로 하여 데이타부만을 추출하기 위한 데이타 게이트펄스(f)를 발생시킨다. 데이타 게이트펄스(f)는 데이타 게이트(31)로 공급되며, 이 데이타 게이트는 실질적으로 제3도의 포오멧을 가진 재생신호로부터 동기부를 포함한 데이타신호(g)만을 분리시킨다. 이때 분리된 데이타신호(g)는 시프트 레지스터(64) 및 데이타 동기검출기(32)에 공급된다. 동기검출기(32)는, 제4도에 표시된 것과 같은 유입데이타 신호의 앞부분의 동기비트를 검출하며, 시프트 레지스터, 계수기, 논리게이트 등으로 구성되어 있다. 이것은 이후에 더욱 상세히 설명될 것이다.

신호발생기(33)에 의해 입력된 클럭신호(h)는 예컨대 비트속도가 fsc /2bits/sec(PBS)일 경우 3fsc이며, 여기서 fsc=3.579545MHz이고 이 주파수는 NTSC 시스템에서 색채 서브캐리어 주파수이다. 클록신호(h)는 예를들어 계수 6에 의해 분할하는 카운터는 동기비트의 제1상승에 의해 리세트된다.

6분할 클록신호 펄스 각각은 각각의 동기비트의 중앙위치와 일치하도록 조정되며 이와 같이 얻어진 클록 펄스는 기입클록펄스로써 8비트 시프트 레지스터에 적용되어 그곳에 동기비트를 기입한다. 시프트 레지스터의 8출력은, 레지스터 출력이 패턴("1010101")을 취할 경우 예를들어 "1"를 출력시 키는 논리게이트에 결합된다. 그래서 동기검출기(32)가 데이타의 동기비트를 검출할때에는 신호발생기(33)에 적용될 검출펄스(1)를 출력시킨다. 이것은 3fsc 하향계수하는 신호발생기(33)내의 다른 6분할 주파수회로를 리세트시킨다. 따라서 신호발생기(33)는 타이밍 리세트된 기입클록신호(j)를 발생시키며, 그 펄스는 레지스터(64)를 순차적으로 시프트시키도록 적용된다. 이러한 펄스에 응해서 시프트 레지스터는 비트직렬방식으로 예를들어 데이타신호의 동기비트를 제외한 제4도의 데이타신호의 8바이트(52 내지 59)의 비트데이타를 기입한다. 신호발생기(33)는 8바이트용 기입클록펄스를 발생시키며, 기입종료펄스(k)를 제어기(12)로 전달한다. 기입종료신호에 응해서, 제어기(12)는 시프트 레지스터(64)로부터 데이타를 판독하기 시작한다.

즉, 최하위 바이트(바이트 0)로부터 최상위 바이트(7)로 순착적으로 시프트 레지스터(64)의 각 바이트를 선택하여 비트병렬방식으로 대응데이타를 판독하는 식으로 제어기(12)는 선택기(65)를 제어한다. 이러한 판독이 완료될 경우, 제어기 (12)는 다시 데이타 게이트펄스 발생기(30)를 제어하며, 따라서 또다른 섹터에서의 종료 ID 신호에 응해서 데이타 게이트펄스(f)를 발생시킨다. 이것은 상기에 유사한 판독동작이 반복되도록 한다. 이러한 판독동작은 그것이 4섹터동안 반복될 경우 4번 종료될 것이다. 본 발명의 배경기법을 형성하는 데이타전송(기록) 및 검출(재생) 시스템이 막 기술되었으나, 이 시스템은 다음 문제를 안고 있다.

지금 데이타기록용 비트속도가

즉 1.7897725MBPS이고 자기시트의 회전속도가 기본적으로 기록 및 재생시에 3,600rpm이라고 가정하자. 이때 재생용 판독클록 주파수는 1.7897725MHz일 것이다. 그러나, 자기시트의 회전은 비균일적인 모터회전에 기인하여 지터(gitter)를 포함할 수 있다. 동심 기록트랙의 중심은 예를들어 기록 및 재생시에 모터스핀들상에 존재하는 시트의 정확성의 변화에 기인하여 시트의 회전중심으로부터 이탈될 수 있다. 이러한 경우에 결과적인 재생신호는 지터를 포함할 것이다.

본 발명자의 실험에 의해, 지터량은 최악의 경우에 ±2%나 되었으며 데이타는 1.7897725MBPS의 비트 속도로 기록되었는데 1.754 내지 1.862MBPS 사이의 변동하는 비트속도로 재생되었다. 이 경우에, 변동주기는 3,600rpm(60Hz)의 자기시트 회전속도에 해당하는 1.67msec이다. 한편, 각 데이타비트의 간격은 36μsec이다(8바이트에 대해 비트속도는 1.7897725MBPS로서 매우 짧다). 따라서 비트속도가 1.754MBPS로 변동될 경우에 데이타가 기입되면, 이때 기입클럭 주파수는 1.754MHz이어야만 한다. 그러나, 이 경우에 데이타신호는 한 신호트랙상에 있어 약 36μsec의 폭으로 90도씩 떨어져 존재하며, 그 주기는(한트랙을 회전하는 시간) 16.7msec이다.

사용된 코드형식은 그 자체가 어느 클록펄스성분도 갖지 않는 NRI 방식이다. 그러므로, 기입클록신호가 PLL과 같은 수단을 사용하여 1.754MHz의 주파수를 추적하도록 하는 것은 곤란하며, 기록시에 사용된 것과 동일한 1.7897725MHz의 고정주파수 클록신호를 사용하여 시프트 레지스터로의 데이타의 검출이나 기입이외에 다른 방법은 없다.

제7도는 1.7897725MHz의 기입클록주파수를 사용하여 1.754MBPS의 비트속도를 가진 데이타가 시트프레지스터로 검출되거나 기입될 경우의 실시예를 예시한다.

제7도와 같이 기입클록주파수 및 데이타 비트속도가 서로 2% 이탈될 경우, 판독에러는 제7도에서 X에 의해 표시된 바이트(3)(제4바이트)의 중도에서 발생할 것이다.

상기와 같이, 제4 내지 6도를 참조로 한 데이타기록 및 재생시스템에서, 기입클록이 제1동기비트에 의해 리세트되어 동기화될지라도, 지터에 기인한 데이타속도 및 기입클록 주파수간의 차이로 인해 기입클록신호의 상대위상은 검출될 데이타비트로부터 데이타열의 중간(예를들어 제7도에서 X에 의해 표시된 부분)에 인접한 비트로 이동하게 된다. 그 결과 판독시 에러가 발생된다.

이러한 에러를 제거하기 위한 수단으로서, 개시 및 중지비트를 사용한 비동기(또한 "개시-중지동기"로도 지칭) 통신시스템을 사용하는 것이 고려될 수 있다.

제8도는 그러한 일실시예를 나타내는 것으로, 여기서는 동기비트가 포함되어 있는데, 그 이유는 이 비트가 데이타와 재생중 탈락될지 모를 기록신호부를 구별하고 데이타가 다음에 시작하리라는 것을 나타내는데 필요하기 때문이다.

각 단위 데이타부는 1개시비트, 8직렬 데이타비트 및 1중지비트(모두 10비트)를 이 순서로 포함하는 프레임으로 구성된다. 이러한 형태의 데이타열은 개시비트로 하여금 기입클록을 리세트시키고, 지터에 기인한 판독시 에러는 감소된다. 즉, 제8도와 같이 8비트데이타가 판독될때마다, 기입클록이 리세트되고 다음 개시비트에 의해 동기화되며, 따라서 기입클록펄스의 각각의 각 데이타비트의 중심에서 실질적으로 안정되게 정착된다.

이러한 방법은 지터의 영향을 감소시키는 반면 중복성(리던던시)을 증가시킨다. 예를들어, 10바이트(80비트)가 8바이트 데이타(64비트)를 기록하는데 필요하다. 즉, 16개의 과잉 코드비트가 가산되고 따라서 비트 이용율이 감소된다.

상기는 데이타신호가 자기시트로부터 및 시트위에 오디오신호와 함께 기록되고 그 재생되는 경우의 문제에 대해 예로서 기술된 반면, 유사한 문제는, 자기테이프와 같은 다른 기록매체로부터 및 그 매체위에 기록 및 재생시, 또는 일반적인 데이타전송 및 수신시에도, 특히 이상(불연속)데이타 신호블록을 포함하는 데이타신호의 경우 발생할 것이다.

상기 문제에 대해, 본 발명의 제1목적은 데이타비트 속도가 변동되더라도 각각의 비트데이타를 정확히 검출할 수 있는 데이타전송 및 검출시스템을 마련하는 것이다.

본 발명의 또 다른 목적은 저중복성 및 높은 비트이용률의 데이타 검출시스템 및 데이타 전송시스템을 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명의 적합한 실시예에 의해, 헤드비트 데이타와 반전관계에 있고 직렬 데이타의 헤드앞에 위치하는 더미데이타와 함께 직렬비트데이타를 전송시키는 시스템이 개시된다.

본 발명의 적합한 실시예에 의해, 직렬비트 데이타의 헤드비트 데이타와 이 앞에 위치하고 반전관계에 있는 더미데이타와의 사이에 반전에지를 사용하여, 직렬비트 데이타의 각 비트데이타를 검출할 타이밍을 결정하는 직렬데이타 검출시스템이 기술된다.

본 발명의 다른 목적은 실시예에 대한 다음 설명으로부터 명백할 것이다.

본 발명의 제1-4도에 기술된 오디오신호의 기록 및 재생을 위한 부가신호로써의 데이타신호의 기록 및 재생에 적용되는 본 발명의 일실시예에 대하여 기술하겠다.

제9도는 특정실시예에 사용되는 데이타신호의 포오멧을 도시한 것이다.

제9도의 특정실시예는 제8도의 실시예와 비교하여 전자가 정지비트를 사용하지 않고 각각의 1바이트 데이타열에 제공되는 개시비트판을 사용한다는 점에서 상위하다. 이 경우에 개시신호는, 8비트 직렬데이타의 최하위(좌단)비트가 "0"이면 개시비트는 "1"이고, 최하위 비트가 "1"이면 개시비트가 "0"이 되는 방식 즉, 개시비트와 8비트의 최하위 비트간에 반드시 반전이 되는 방식으로 더머데이타로서 제공된다. 이 반전정보(반전에지)는 데이타를 시프트 레지스터에 기입하도록 클록을 리세트하고 각 비트데이타를 검출하는 타이밍을 결정하는데 사용된다.

이 경우에 동기비트가 제공되어 데이타를 있을 수 있는 드롭아우트(dropout) 펄스와 구별하고 데이타가 다음에 개시된다는 것을 나타내도록 한다.

제10도는 제9도에 도시된 포오멧을 데이타신호를 발생하는 회로의 예이다. 제10도에서 제5도에서와 동일한 참조번호는 제5도에서와 동일한 소자를 나타내며 제10도에서 프라임을 갖는 동일 참조번호는 제5도의 소자에 대응하는 소자를 나타낸다.

여기서 시트프 레지스터(63')는 데이타를 처리하기 위하여 80비트의 용량을 가지고 있으며 9로 나누어진 프레임(0-8)으로 사용된다고 가정하자.

프레임구조에서 최하위 비트프레임(0)만이 8비트를 포함하고 나머지 프레임(1-8)은 각각 9비트를 포함한다. 따라서 제어기(12')와 선택기(62')는 각각 이들 소자와 양립할 수 있는 구조를 갖는다.

상기 구조에서 데이타는 제어기(12')로부터 선택기(62')를 통하여 시프트 레지스터(63')내로 제어기(12')의 제어하에 기입된다. 상기 기입은 예컨대 프레임 번호 순서로(저에서 고로 또는 그 역으로)실행된다. 이 경우에 제어기(12')는 시프트 레지스터(63')과 제어기(12')로부터의 데이타출력을 제어하여 8동기비트 (" 01010101")를 프레임(0)에 기입하고 모든 것에 있는 9비트의 각각 데이타를 프레임(1-6)의 각각에 기입하고 8비트 직렬데이타와 1비트 더미 또는 개시데이타가 직렬데이타의 헤드(head) 비트에 앞서 제공되고 더비 데이타비트가 헤드비트와 반전관계에 있도록 하고, 및 각각의 9비트 CRCC 서브데이타를 프레임(7,8)의 각각에 기입하고 16비트 CRCC중 8비트 반부의 각각과 1비트 더미데이타로 구성되는 9비트 서브데이타가 8비트 반부의 헤드비트에 앞서 제공되며, 상기 더미데이타는 8비트 반부 헤드비트와 반전관계에 있도록 한다. 따라서 상기 시점에서 시프트 레지스터 (63')의 내용이 프레임(0) 즉 LSB측(제9도에서 우측)으로부터 프레임(8) 즉 MSB측으로 순차적으로 따르면 데이타가 제7도에 도시된 것과 같이 배열된다.

상기 기입이 완료된때 제어기(12')는 상기와 동일한 방식으로 신호발생기 (60)가 자기시트의 회전에 동기되어 소정의 타이밍(예컨대 상기와 동일방식으로 PG 신호에 따라 결정되는)으로 기입클록신호를 발생하게 된다. 이들 기입클록펄스(a')는 시프트 레지스터(63')의 내용이 비트직렬방식으로 프레임(0)으로부터 프레임(8)까지 순차적으로 독출되게 하고 따라서 제9도의 포오멧을 갖는 신호열이 시프트 레지스터(63')의 출력(b)에서 얻어진다. 시프트 레지스터(63')의 출력(b)은 가산기 (61)에서 신호발생기(60)로부터 개시 및 종료신호(C)와 결합된다.

가산기(61)의 출력(d)이 상기와 동일한 방식으로 압축오디오 신호와 결합하여 제3도에 도시된 것과 같은 신호로 된다. 신호가 다음 엠파시스 및 주파수 변조되어 자기헤드를 통하여 자기시트에 기록된다.

또한 특정실시예에서 시프트 레지스터(63')는 후단(tail end) 비트입력에 접속된 전단 비트출력을 갖는다.

1섹터에 대한 데이타를 기록하도록 데이타가 한번 읽혀진후 그것이 순한되어 다시 시프트 레지스터(63')에 기입되며 제2 및 다음 섹터가 순차적으로 기입될때 동일 데이타가 반복하여 독출되고 기록을 위해 사용된다.

상기 방식으로 기록된 신호를 재생하는 회로의 일예에 대하여 제11도를 참고로 기술하겠다. 제11도에서 제6도에서와 동일한 참조번호가 제6도의 것과 유사한 소자를 나타내며 제6도에서와 동일한 참조번호이지만 프라임을 갖는 것은 제6도의 것에 대응하는 소자를 나타낸다. 상기 실시예에서 제9도의 신호포오멧에 대응하도록 개시비트 검출기(100)가 데이타 동기검출기(32)와 신호발생기(33')간에 제공된다. 신호발생기(33')는 개시비트검출기(100)로부터의 출력에 의하여 리세트되도록 배열되어 있다.

도시된 구조에서 데이타 게이트에 의하여 데이타신호를 분리하기까지의 공정은 제6도에서와 거의 동일하다.

데이타 게이트(31)에 의하여 분리된 데이타신호는 시프트 레지스터(64), 데이타 동기검출기(32) 및 개시비트검출기(100)로 전송된다.

상기 시점에서 신호발생기(33')에 의하여 발생하는 클록신호(h)(데이타 비트율이 fsc/2BPS라고 가정하면 예컨대 3fsc Hz)는 검출기(32)로 인가된다.

한편 개시비트 검출기(100) 및 신호발생기(33')는 동기검출기(32)로부터 제어신호로서 데이타 동기검출(예컨대 최종비트("1")이 검출될때 "1010101"의 최종비트("1")의 트레일링 에지에 응하여 소정간격동안 하이로 유지되는 펄스출력)을 나타내는 데이타 동기검출출력(i)에 수신한다.

개시비트검출기(100)는 후술하는 바와 같이 플립플롭, 논리게이트 등을 포함한다.

개시비트검출기는 데이타 동기검출기(32)의 출력에 응하여 데이타 게이트 (31)의 데이타 신호(g)의 개시비트와 8비트 데이타 비트의 다음 헤드비트간의 반전에지를 검출한다. 반전에지가 검출될때 검출기(100)는 신호발생기(33')로 출력되는 펄스(1)를 발생하며, 따라서 6분할 계수기를 리세트하여 기입클록 펄스를 발생하여 시프트 레지스터(64)로 공급한다. 한편 리세트후에, 신호발생기(33')가 9기입 클록펄스(j)를 시프트 레지스터(64)로 발생할때마다 즉 1프레임 처리가 종료될때마다 신호발생기는 개새비트의 리딩에지에 동기하여 펄스(m)를 발생시켜 개시비트검출기 (100)를 작동시키고 그리하여 개시비트검출기(100)가 반전에지의 검출을 반복하게 한다.

이 경우에 신호발생기(33')가 데이타 프레임의 헤드 즉 개시비트에 대응하는 타이밍에서 시프트 레지스터(64)로 기입클록펄스(j)를 인터럽트(interrupt)한다. 따라서 신호발생기(33')는 개시비트와 데이타의 다음 헤드 사이의 반전에지 따라서 개시비트에 동기되어 기입클록펄스(j)를 발생하며 따라서 데이타가 시프트 레지스터(64)에 올바르게 기입된다.

8프레임에 대한 모든 데이타를 시프트 기입하는 것을 완료했을때 신호발생기 (33')는 상기와 동일한 방식으로 데이타종료신호(k)를 발생한다.

상기 신호(k)에 응하여 제어기(12',(12))는 선택기(65)를 경유하여 데이타를 처리한다.

제12도는 개시비트검출기(100)와 신호발생기(33')의 일실시예를 도시한 것이다.

신호발생기(33')에 있어서 발진기(331)는 6분할계수기(332)에 의하여 데이타 기입기준 클록신호(제13도(I)도)로 나누어지는 3fsc(Hz)는 기본클럭신호를 발생한다. 계수기(332)의 출력은 타이밍 조정 지연회로(338)에 의하여 1/2데이타 비트만큼 지연되어 데이타 검출점(기입점)이 데이타 비트의 각각의 중심위치에 놓이도록 한다(제13(j)도). 지연계수기 출력은 기입클록펄스로서 AND 게이트(339)로 전송된다.

한편 계수기(332)의 출력은 9분할 링카운터(333)에 전송되며, 그러면 이 카운터는 계수기(332)로부터의 9번째 출력펄스마다에 응하여 1펄스(제13(c)도)를 출력한다. 계수기(333)의 출력이 개시비트 검출기(100), 반전기를 통하여 AND 게이트의 일입력 및 더우기 9분할 링 계수기(337)로 전송된다. 링게수기(337)는 계수기(333)로 부터의 9출력 펄스를 계수하고 1펄스를 출력한다.

링계수기(333,337)는 데이타 동기검출기(32)로부터의 동기검출출력 (i) (제13(k)도)에 의하여 리세트된다. 검출출력(i)은 플립플롭(334)을 경유하여 AND 게이트(336)의 다른 입력단에 입력되며 그의 출력(제13도(M))은 기입클록펄스(j)로서 시프트 레지스터(64)에 인가된다.

개시비트검출기(100)에서 OR 게이트(101)는 동기검출출력(i)(제13(B)도)과 데이타 동기검출기(32)와 계수기(333)으로부터의 출력(제13(C)도)을 각각 수신한다.

OR게이트(101)의 출력은 지연회로(102)에 의하여 1/2 데이타 비트만큼 지연된다(제13(D)도). 상기와 같이 동기검출기(32)의 출력(i)은 제13(B)도에 도시된 바와 같이 8비트 등기신호의 8번째 비트의 하강에지와 동기되어 소정간격(여기서는 2비트간격)동안 예컨대 하이로 유지되는 신호이다. 이 출력은 지연회로(102)에 의하여 1/2비트 지연되어 이렇게 지연된 계수기출력의 상승에지가 계수기(333) 출력의 각 비트의 중심위치와 일치되도록 한다.

지연회로(102)의 출력은 상승동기 모노 멀티바이브레이터(103)(이하 모노멀티라 함)에 전달되는데 모노멀티는 제13(E)도에 도시된 바와 같이 지연회로(102)와 출력상승에 동기되어 1비트동안만 하이로 유지되는 펄스를 발생한다.

모노멀티(103)로부터의 출력펄스는 AND 게이트(107)로 전송된다.

한편 데이타 게이트(31)로부터의 데이타 출력신호(g)(제13A도)는 상승동기 모노멀티(104)와 하강동기 모노멀티(105)로 동시에 전송된다. 모노멀티(104,105)는 유입신호(g)의 각 비트의 상승에 동기된 펄스와 신호(g)의 각 비트의 하강에 동기된 펄스를 각각 발생하며(제13(F)와 (G)도), 각각의 상기 펄스는 다음 데이타신호 (g)의 1비트 간격과 비교하여 충분히 좁은 폭을 갖는다.

이들 펄스는 OR게이트(106)를 통하여 AND 게이트(107)의 다른 입력단에 입력된다. 따라서 AND 게이트(107)의 출력은 제13H도에서와 같이 개시비트와 바로 다음의 데이타 헤드비트간의 반전에지에 동기된 협펄스이다. 상기 협 펄스는 개시비트 검출펄스(1)로서 신호발생기(33')에 인가된다.

신호발생기(33')에서 기입 클록발생 계수기(331)는 개시비트 검출펄스 (1(제13H도)의 상승에 의하여 리세트되며, 따라서 계수기(332)는 개시비트와 바로 다음의 데이타 헤드비트간의 각 반전에지에 의하여 리세트되며, 기입클록(j)이 반전에지에 동기화된다.

상기에서 계수기(332)는 리세트될때 펄스를 출력하며 그후에 계수기가 발진기(331)로부터 6펄스를 수신할때마다 상기 펄스출력은 각 데이타비트의 리딩에지에 동기된다. 따라서 각 데이타비트의 중심위치와 일치하는 기입클록신호(j)를 얻기 위하여, 계수기(332)의 출력은 발진기(331)로부터 3fsc 클록신호를 사용하는 지연회로(338)에 의하여 1/2비트 지연된다. 계수기(333)는 8비트 동기신호를 따르는 8프레임 데이타신호의 각 프레임(9비트로 구성됨)의 헤드 또는 개시비트를 알기 위해 제공되어 있다. 반전기(335)와 AND 게이트(336,339)는 상기 개시비트에서 기입클록신호를 인터럽하도록 제공된다(제13(C),(L),(M)도 참조).

계수기(337)는 데이타 프레임의 수가 8이므로 제8의 프레임 종료를 알리기 위해 제공되며 계수기(337)의 출력은 데이타 종료신호(k)로서 제어기(12(12'))에 제공된다. 플립플롭(334)은 동기신호를 포함하는 9프레임 데이타 신호중에서 동기신호 다음의 제2 내지 제9프레임 데이타를 알기 위해 제공된다(제13(K)도 참조).

동기검출기(32)는 데이타 게이트(31)를 통한 데이타 신호입력의 최근 8비트 데이타를 기억하는 시프트 레지스터(27), 및 시프트 레지스터(27)의 출력과 동기신호 패턴("1010101")을 비교하는 디지탈 비교기의 출력에 응하여 고정시간동안 하이로 유지되는 단안정 멀티바이브레이터로 구성된다.

제14도는 마이크로컴퓨터를 사용하여 상기 데이타를 읽기 위한 동작흐름도이다.

먼저 레지스터와 계수기가 초기화된다(1단계). 종료 ID 신호의 종료에지가 데이타 신호가 기록되는 위치를 예측하도록 조사된다(2단계).

다음에 데이타가 입력되어 동기비트를 조사한다(3단계).

동기비트중 제1비트가 저레벨이기 때문에 데이타레벨이 저(low)인지 아닌지를 판정한다(4단계). 데이타가 순차 입력되고 저레벨 입력이 확인될때까지 판정이 계속된다.

저레벨 데이타가 입력될때 그것이 비트계수기에 의하여 계수된다(5단계). 이어서 데이타가 순차로 입력된다(6단계). 동기비트중 제2비트가 고레벨에 있기 때문에 데이타가 고레벨인지의 여부가 판정된다(7단계). 고레벨 데이타비트가 입력될때까지 데이타입력과 판정이 반복된다.

고레벨 데이타가 입력될때 비트계수기가 그것을 계수한다(8단계).

모든 동기비트(8비트)가 입력되고 판정되었는지의 여부를 판정한다(9단계).

8계수가 얻어질때까지 단계(3 내지 9)가 반복된다.

비트레벨 표본화에 대하여는 1비트가 6클록 펄스에 대응한다. 동기비트의 레벨판정은 제1클록펄스 직후 즉 그의 에지의 상승 또는 하강직후에 실행된다.

개시비트의 레벨판정은 최종동기비트가 판정되는 위치로부터 8클록펄스 점프한 위치 즉, 개시비트의 중심 위치에서 1클록펄스를 사용하여 실행된다. 따라서 모두 8동기비트의 판정이 완료된 후에 데이타가 8클록 펄스 입력된다(11단계). 개시비트가 데이타의 바로 다른 헤드비트와 반전관계에 있으므로 처음 레벨판정이 데이타레벨이 하이라는 가정하에서 실행된다(12단계). 레벨이 하이가 아니면 레벨은 로우이며 따라서 데이타의 헤드비트가 하이이다. 따라서 로우에서 하이의 상승에지를 검출하기 위하여 데이타가 순차로 입력되고(단계 15) 레벨판정이 실행된다(단계 17). 단계(15,16)가 고레벨이 검출될때까지 반복된다.

데이타 레벨이 단계(16)에서 하이로 판저되는 위치는 로우에서 하이로의 상승에지 직후에 존재한다. 점프는 로우에서 하이로의 에지변화에 기하여 2클록펄스만큼 실행되며 레벨은 데이타의 헤드비트의 중심위치에서 읽혀지고 레벨값이 기억된다(단계 17). 즉 고레벨값이 데이타로서 기억된다. 레벨이 단계(12)에서 하이로 판정되면 데이타 헤드비트레벨은 로우이다. 따라서 하이에서 로우로 하강에지를 찾기 위하여 데이타가 순차로 입력되어(13 단계) 레벨이 로우인지 여부를 판정한다(14 단계). 로우레벨이 검출될때까지 단계(13,14)가 반복된다

레벨이 단계(14)에서 로우로 판정될때 이것은 하이에서 로우로 하강에지가 검출되었다는 것을 의미한다. 따라서 하강에지 위치에서 기하여 2클록 펄스만큼 점프하며, 데이타의 헤드비트의 레벨이 읽혀지고 돌출레벨값이 기억된다. 즉 저레벨값이 데이타로서 기억된다(단계 17). 데이타계수기는 개시비트와 데이타헤드비트 사이 상승에지 또는 하강에지와 동기되어 데이타를 계수한다(단계 18). 다음 헤드비트에 대한 잔여 3블록펄스와 다음 데이타의 첫비트에 대한 그전의 3클록 펄스로 구성되는 전체 6클록펄스만큼 점프가 실행되어, 데이타레벨이 데이타 헤드비트의 중심으로부터 독출되는 위치에서 다음 데이타비트의 중심위치로 시프트되도록 한다(19 단계).

데이타가 읽혀지는 위치가 단계(19)에 의하여 데이타비트의 중심위치로 이동되므로 상기 데이타레벨이 입력되고(단계 20), 레벨판정이 실행되며 레벨값이 기억된다(단계 21). 데이타가 기억되었을때 데이타계수기는 1을 카운트한다(단계 22). 데이타의 헤드비트를 포함하여 8데이타비트가 읽혀졌는지를 판정한다(단계 23). 8비트가 아직 읽혀지지 않으며 제어가 다음 데이타비트의 중심위치로 점프가 실행되는 단계(19)로 나아가고 데이타가 다시 입력된다. 데이타비트의 중심위치가 개시비트를 기준으로 6클록펄스 점프하여 읽혀질때 지터(jitter)등의 클록편의는 2%이다. 데이타수가 8비트이면 클록편의가 발생하지 않고 데이타비트의 중심위치로의 바른 점프가 언제나 행해질 수 있다. 8비트데이타의 읽기가 완료될때 바이트계수가 1만큼 행하여진다(단계 24). 8바이트계수가 완료되지 않으면 데이타계수기가 클리어 (Clear)된다(단계 26).

다음에 6클록 펄스점프가 실행되어 다음 바이트의 개시비트의 중심위치로 시프트 된다(단계 27). 단계(11 내지 25)가 반복되어 그들의 개시비트에서 각각의 데이타를 읽도록 한다. 8바이트 데이타의 읽기가 완료될때 기억된 데이타가 처리되어 (단계 29) 흐름이 종료된다. 상기 방식에서 데이타가 개시비트와 데이타의 헤드비트간의 반전에지에 기하여 모든 시점에서 바르게 읽혀질 수 있다. 계수기의 제공은 정지비트의 필요성을 제거한다.

간단히 말해 상기 실시예는 정지비트를 제거하고 제8도의 신호배열에서 개시비트만을 사용한다. 변형으로서는 역으로 개시비트를 제거하고 정지비트만이 사용되도록 배열될 수도 있다. 이 경우에 상기와 동일방식으로 더미비트는 8비트 직렬데이타의 최종비트 다음에 정지비트로서 제공되고, 더미비트는 최종비트와 반전관계에 있게된다. 더미비트와 최종비트간의 반전에지가 다음 데이타프레임의 각 비트데이타를 검출하는 타이밍을 세트하도록 사용된다. 상세하게는, 프레임(1)에서 얻어지는 반전에지다 프레임(2)에 사용되고 프레임(2)에서 얻어진 반전에지가 프레임 (3)에서 사용되는 등이다. 물론 이 경우에 정지비트에 대응하는 부분이 기입클록신호(j)로 부터 제거되어 시프트 레지스터(64)로 이동된다. 프레임(1)의 각 데이타비트를 검출하는 타이밍은 동기비트를 사용하여 판정된다.

상기에서 8비트 데이타가 상기 프레임의 개시비트 다음의 데이타 프레임(2-9)의 각각의 8비트 위치에 기입되는 가정하에서 기술하였다. 그러나 데이타가 8비트 위치 모두에 기입되지 않을때 예컨대 6비트 또는 4비트 데이타의 경우에는 데이타는 각 프레임의 좌 또는 우에서 가까운 곳에 위치하여 데이타 처리를 촉진한다. 특히 데이타를 우측 가까이 놓으므로써 개시비트가 모든 시점에서 고레벨에 있도록 한다. 여기서 데이타가 각 프레임의 모든 비트위치에 기입되었는지의 여부와 관계없이 개시비트는 각 프레임의 처음에 위치한다. 따라서 데이타를 우측 가까이 놓는 경우에 데이타는 개시비트의 바로 다음의 헤드비트 위치에 기입되지 않는다. 따라서 데이타의 헤드비트는 의미 또는 무의미한 데이타일 수도 있다.

다른 실시예에 대하여 제15도를 참고로 하여 기술하겠다. 본 실시예에는 직렬데이타의 각각의 n번째 바이트의 최종비트 데이타가 이 최종비트 데이타의 직전 또는 직후의 비트데이타와 반전관계에 있으며 데이타 열의 끝에 n바이트이하 정도의 에러검출 데이타를 갖고 있는 직렬데이타를 전송하는 m×n(m,n은 자연수이고 n은 2이상임) 직렬데이타 전송시스템에 관한 것이다.

제15도는 그런 실시예에 사용된 데이타신호의 포오멧을 도시하였다. 여기서 제4도에 도시된 6바이트(52-57)를 포함하는 데이타열은 3그룹으로 나뉘며 각 그룹은 2데이타 바이트를 포함한다. 즉 m=3 및 n=2이다. 각 그룹의 제2바이트 (53,55,57)의 각각의 최종비트(비트 7) 데이타는 이 최종비트 데이타 직전의 비트데이타(비트 6)와 반전관계로 되어 즉 비트(6) 데이타가 "1"일때비트(7) 데이타는 "0"임 비트(6) 데이타가 "0"일때 비트(7)데이타는 "1"이 되어 반전에지(A)가 이들 인접 비트간에 형성된다. 따라서 이 경우에 최대 7데이타 비트가 바이트(53,55,57)의 각각에 수용될 수 있다. 데이타는 바이트(57) 즉 CRCC의 제2바이트로 계속되지 않아 상기와 같은 규칙이 상기 바이트(59)에 적용되지 않는다는 점에 주의해야 한다.

상기 실시예에서와 같이 반전에지(A)는 데이타 기입 클록을 데이타 검출중에 시프트 레지스터에 리세트하도록 즉 비트데이타를 검출하도록 사용된다.

m=3 및 n=2 대신에 m=2 및 n=3이 사용될 수도 있음을 유의하라, 상기 조합은 제7도에서 언급된 독출에러에 대한 본 발명자의 실험결과에 의하여 지지된, 제9도에 기술한 것과 같이 바이트(51)의 동기비트가 사용되어 데이타 간격을 가능한 드롭아웃 펄스와 구별하고, 데이타열이 다음에 시작된다는 것을 알리고, 바이트(52,53)의 각 비트데이타를 검출하는 타이밍을 판정한다.

제15도에 도시된 포오멧을 갖는 데이타신호는 제5로의 회로를 사용하여 발생될 수 있다. 즉 상기와 같이 제4도의 데이타신호를 발생하는데 있어서 바이트 (53,55,57)의 데이타가 제어기(12)로부터 시프트 레지스터(63)의 바이트(2,4,6)로 기입될 것이 요구되며 이 경우에 바이트 각각의 최종 비트데이타가 상기와 같이 최종 비트데이타 직전의 비트데이타와 반전관계에 있다. 다른 동작은 제5도에 관하여 기술한 것과 유사하다.

상기와 같이 형성되어 자기시트에 기록되는 신호를 재생하는 회로시스템의 일예를 제16도를 참고로 하여 기술하겠다. 제16도에서 제6도에서와 동일참조번호는 제6도와 동일한 소자를 나타낸다. 제6도에서와 동일참조번호이면서 단일 또는 2중플라임을 갖는 것은 제6도에서의 소자에 대응하는 소자를 나타낸다. 제15도의 신호포오멧을 처리하기 위하여, 제11도의 실시예와 상위한 특정실시예가 데이타 검출기(32)와 신호발생기(33") 사이에 제2바이트 최종 즉 LSB 비트검출기(100')를 포함한다. 상기 신호발생기(33")는 검출기(100')로부터의 출력에 의하여 리세트될 것이다.

제16도에 도시된 실시예는 데이타 게이트(31)에 의하여 데이타신호(g)를 분리하는 부분까지 제6도의 실시예와 동작상 거의 동일하다.

데이타 게이트(31)에 의하여 분리된 데이타신호(g)는 시프트 레지스터(64), 데이타 동기검출기(32) 및 제2바이트 최종비트 검출기(100')로 전송된다.

이 시점에서 검출기(32)는 클록신호(h)(예컨대 데이타비트 속도가 신호발생기(33')에 의하여 발생되는 fsc/2 BPS 라면 3fsc Hz임)을 수신하다. 한편 검출기(100')와 신호발생기(33')는 제어를 위하여 데이타검출을 지시하는 데이타 동기출력(i)(예컨대 "1010101"중 최종비트("1")의 트레일링에지에 응하여 순간적으로 하이로 되는 펄스출력)을 수신한다.

최종비트검출기(100')는 데이타동기검출기(32)로부터의 검출출력(i)과 신호발생가(33")로부터의 데이타 기입클록 신호(j')에 응하여 데이타 게이트(31)로부터의 데이타신호(g)의 제2바이트마다의 최종비트(7)와 최종비트(7) 직전의 비트(6) 사이에서 반전에지(즉 비트(7)의 리딩에지)를 검출한다. 반전에지가 검출될때 검출기(100')는 신호발생기(33")에 전송되는 리세트신호를 발생하며 기입클록신호를 시프트 레지스터(64)에 발생시키는 6분할계수기를 리세트한다.

6분할계수기인 신호발생기(33')는 데이타동기검출기(32)로부터의 검출출력 (i)에 의하여 초기적으로 리세트됨을 주목해야 한다.

따라서 신호발생기(33')가 동기비트의 최종비트(7)의 트레일링에지 및 최종비트(7) 트레일링에지 다음에 데이타열의 제2바이트마다의 최종비트의 리딩에지에 동기되어 기입클록펄스(j')를 발생한다. 기입클록펄스(j')가 데이타를 시프트 레지스터(64)에 바르게 기입되도록 한다.

CRCC를 포함한 8바이트에 대한 모든 데이타를 시프트 레지스터에 기입하는 것이 완료되었을때, 신호발생기(33^G)는 상기와 동일한 방식으로 데이타종료신호(k)를 출력한다. 상기 신호에 응하여 제어기(12)가 선택기(65)를 경유하여 데이타를 처리한다. 그러나 이 경우에 제어기(12')는 시프트 레지스터(64)의 각 바이트 (2,4,6)의 최종 비트 데이타(7)를 무시하여 이들 최종비트를 데이타로서 처리하지 않도록 되어 있다.

제17도는 제2바이트 최종비트 검출기(100)와 신호발생기(33")의 일실시예를 도시한 것이다.

신호발생기(33')에 있어, 발진기(331)가 6분할계수기에 의하여 데이타 기입기준 클록(제18(I)도)으로 나뉘는 3 fsc(Hz)인 기준클록신호를 발생한다. 각 데이타비트의 중심위치에 데이타검출(기입)점을 세트하기 위해 계수기(332)의 출력이 타이밍조정 지연회로(338)로 전송되며 그러면 이 지연회로는 계수기출력을 1/2비트만큼 지연시킨다(제18(J)도). 상기 지연된 출력이 기입클록신호로서 출력제어 AND 게이트(339)의 한 입력단에 전송된다.

64분할 링계수기(340)는 AND 게이트(339)로부터 64출력 또는 기입클록펄스 (j)(8비트 X바이트)를 계수할때 고레벨펄스를 출력한다. 계수기(340) 출력이 데이타 종료신호(k')로서 제어기(12')와 또한 상승동기 RS 플립플롭(334)의 리세트 입력단에 전송된다. 데이타 동기검출기(32)의 검출출력(i)이 플립플롭(334)의 세트입력에 인가되며 그의 Q출력(제18(K)도)은 AND 게이트(339)의 다른 입력에 전송된다. AND 게이트(339)의 출력(제18(L)도)이 기입클록신호(j')로서 시프트 레지스터(64)로 전송된다.

8비트 동기신호의 제8비트(비트 7) 하강 즉 트레일링에지에 동기되어 순간적으로 하이로 되는 신호 예컨대 제18(D)도에 도시된 신호인 데이타 동기검출기(32)의 출력(i)이, OR게이트(341)(이 게이트의 출력은 제18(H)도에 도시됨)을 통하여 제2바이트 최종비트 검출기(100')로부터의 리세트펄스(1')와 함께 그것을 리세트하기 위해 계수기(332)의 리세트로 전송된다.

제2바이트 최종비트 검출기(100')에서, 제12도에 기술된 바와같이 데이타 게이트(31)로부터의 데이타신호(g)(제18(A)도)가 상승 및 하강동기 모노 멀티바이브레이터(이하 모노멀티라 함)(104,105)에 각각 동시에 전송되고, 그런 다음 모노멀티는 다음 데이타 신호(g)의 각 비트의 상승 및 하강에 동기적으로 각각 펄스(제18(B) 및 (C) 도)를 발생하며, 각 펄스는 1비트 데이타 기간과 비교하여 충분히 좁은 펄스이다. 이들펄스는 OR게이트(106)를 경유하여 AND 게이트(107)의 1입력단에 전송된다. 신호발생기(33")로부터의 기입클록신호(j')(제18(L)도)는 16분할 링계수기(108)로 전송되는데 상기 계수는 상승동기 RS플립플롭 (109)의

출력 (제18(F)도)이 하이일 경우에는 기입클록신호(j')의 제15번째 펄스에 응하여 또는

출력이 하이일 경우에는 기입클록신호의 제16번째 펄스에 응하여 1펄스 (제18(E)도)를 출력한다. 계수기(108) 펄스 출력이 AND 게이트(107)의 다른 입력단에 전송된다. 플립플롭(109)이 링계수기(108)의 출력에 의해서 뿐만 아니라 검출기(32)로부터의 동기검출출력(i)(제18(D)도)에 의하여 리세트된다. 플립플롭 (109)의

출력(제18(F)도)이 주파수분배기(divisor)스위칭 제어신호로서 계수기 (108)로 전송된다. 계수기(108)는 검출기(32)로부터의 검출출력(i)에 의하여 리세트된다.

AND 게이트(107)의 출력은 데이타열의 각각의 제2바이트의 최종비트(7)의 리딩에지에 동기된 펄스(제18(G)도)이다. 펄스는 리세트펄스(1')로서 신호발생기 (33")로 전송된다. 신호발생기(33")에서 리세트펄스(1')가 OR게이트(341)를 경유하여 리세트를 위하여 계수기(332)의 리세트입력단에 입력된다.

상기 방식으로 신호발생기(33")에 있어, 기입클록 발생계수기(332)는 검출기(32)로 부터의 검출출력(i)(제18(D)도)과 제2바이트 최종비트 검출기(100)로부터의 각 리세트펄스(1')(제18(G)도)의 상승에지에 의하여 리세트된다. 결과적으로 계수기(332)는 동기비트중 비트(7)의 트레일링 에지 및 각 제2데이타 바이트의 비트(7)의 리딩에지에 의하여 리세트되며, 기입클록신호(j')가 이들 에지에 동기화된다.

신호발생기(33")의 계수기(332)는 리세트될때에 그리고 그후에는 6클록펄스가 발진기(331)로부터 계수기(332)로 입력될때마다 펄스를 발생한다.

계수기(332) 출력펄스는 각 데이타비트의 리딩에지와 동기되므로 또한 상기 출력펄스에 기하여 각 데이타 비트의 중심위치와 일치하는 기입클록 펄스(j')를 얻기 위하여, 계수기(332)의 출력이 발진기(331)로부터의 3 fsc 클록신호를 사용하여 지연회로(338)에 의하여 예컨대 1/2비트 지연된다. 플립플롭(334)과 계수기(340)는 동기신호(제18(K)도) 다음의 CRCC를 포함하는 8바이트 데이타신호의 데이타간격을 알기 위해 제공된다. 부여하면 데이타 바이트의 수가 CRCC를 포함하여 8이므로 계수기(340)는 제8바이트의 종료를 알리기 위해 제공된다. 계수기(340)의 출력은 데이타 종료신호(k')로서 제어기(12')로 전송된다.

한편 제2바이트 최종비트 검출기(100)의 계수기(108)는 CRCC를 포함하여 8비트 동기신호 다음의 8바이트신호중 각 제2바이트의 최종비트(7)를 알기 위해 제공된다. 따라서 각 제2데이타 바이트의 비트(6) 및 결과적으로 데이타비트(7)의 리딩에지는, 지연회로(338)를 사용하여 데이타비트에지와 동기된 계수기(332) 출력(제18(D)도)에 의하여 검출되도록 배열된다.

제15도를 참고로 하여 기술한 바와같이 데이타는 바이트(59) 즉 CRCC를 포함하여 8바이트 데이타의 제8바이트까지는 계속되지 않으므로, 바이트(59)의 비트(6,7) 사이의 반전에지를 한정하는 것은 불필요하다. 따라서 바이트(59)의 비트(6,7) 사이에 반전에지가 존재하면 최종비트검출기(100)는 반전에지에 응하여 리세트펄스(1')를 출력한다. 그러나 반전에지가 없으면 리세트펄스(1')가 출력되지 않는다. 데이타가 제8바이트로 계속되지 않는다는 것을 고려하면, 이것은 제8바이트에 전혀 유해되지 않다는 것이 명백하다.

상기 실시예에서, 제15도에서 A로 표시된 반전은 데이타열의 각 제2바이트의 최종비트(7) 와 최종비트(7)직전의 비트(6) 사이에서 반드시 발생하도록 또한 제17도의 신호발생기(33")의 계수기(332)는 반전에지(A)를 사용하여 리세트되도록 되어 있다. 대신에 예를 들면 제15도에 B로 표시된 바와같이 각 데이타열의 2번째 바이트의 최종비트(7)는 바로 다음 비트 즉 데이타 바이트의 바로 다음 헤드비트(0)에 관련하여 제한되며 이 결과 최종비트(7)와 바로 다음의 헤드비트(0) 사이에 필연적으로 반전이 일어나며 신호발생기(33")의 계수기(332)는 앞에서 설명한 것과 동일한 방식으로 반전에지를 사용하여 리세트된다. 이는 단지 예를들어 플립플롭(109)은 제거하고 계수기(108)는 항상 16분할모드로 동작할때 제17도의 제2바이트 최종비트 검출기(100')를 사용함에 의해 실현된다.

그러므로 이 변형예에 따르면 검출기(100')의 구조는 상기 실시예와 비교할때 더욱더 간단하게 되었다(플립플롭이 필요없음). 더우기 계수기(332)의 리세팅히 제1데이타비트 즉 비트(0)가 검출되기전에 1/2 비트(상기 실시예에서 1 1/2비트)만큼 수행되기 때문에 데이타가 처음부터 끝까지 모든 2바이트 비트에 걸쳐 신뢰성 있게 검출되는 것이 보장된다.

제15도의 데이타열의 경우 8비트 중요데이타가 각 바이트(52,54 및 56)에 기록되며 7비트 중요데이타는 그것의 각 비트(7)위치에서 각 바이트(53,55 및 57)에 기록되었던 것으로 설명돼왔다. 데이타가 모든 이들 데이타비트 위치에 유효하게 기록되지 않을때, 예를 들어 6비트 또는 4비트 데이타가 기록될때는 데이타는 좌측(비트(0)쪽) 또는 우측(비트(7) 쪽)에 접근위치될 수 있다. 이렇게 하면 데이타 처리를 촉진한다. 특히 전자가 앞의 실시예에 적용되고 후자가 변형실시예에 적용될 경우 각 제2바이트의 비트(7)가 항상 하이레벨일 것이다. 즉 여기에서 데이타가 모든 데이타비트 위치에 유효하게 기록되던가 또는 그렇지 않던지간에, 각 제2바이트의 최종비트(7)는 비트(7) 바로전의 비트(6) 또는 비트(7) 바로 다음의 비트(0)에 대해 반전 관계에 있다.

상기 실시예에서 변형예를 포함하여 비트데이타는 지터등에 기인한 데이타비트속도의 변동에도 불구하고 실질적인 비트의 중앙에서 항상 검출가능하다. 비트이용방법은 검출동기조건에 적합하다. 더우기 데이타가 1바이트=8비트단위로 취급될 수 있기 때문에 본 발명은 종래의 5비트 마이크로 컴퓨터를 사용한 회로에 만족하게 적용가능하다.

데이타신호는 종료 ID신호 다음 대신에 개시 ID신호 바로 다음에 놓여질 수 있는점에 유의해야 한다. 이 방법에 따르면 데이타신호가 기록된 신호의 재생을 위해 매우 빠르게 액세스될 수 있으므로(예를들어 재생 동안 사용되는 시간베이스 확장메모리에서), 오디오신호가 데이타신호를 사용하여 빠르게 만족스럽게 재생될 수 있다. 특히 상기한 바와같이 종료 ID신호의 위치가 종료 ID신호앞의 오디오신호의 길이에 따라서 변할지라도, 개시 ID신호의 위치는 각 섹터에서 일정하다. 그러므로 데이타신호의 검출이 매우 용이하다. 그와는 달리 예를 들어 만약 각각 1섹터용량을 가진 2메모리가 사용될 경우, 즉 하나는 우수섹터 그리고 다른 하나는 기수섹터로 사용될, 메모리에 기억된 신호가 섹터단위로 교대로 판독하고 자기시트상에 기록될 경우, 어떤 데이타신호도 자기 시트상에 중첩되거나 손상되지 않으며 메모리스위칭의 경미한 타이밍변화에도 불구하고 양호한 기록이 수행될 수 있다.

비록 본 발명이 오디오신호에 대한 부가신호로서의 데이타신호를 기록 및 재생하는데 적용된 실시예를 나타내고 기술되왔으나, 본 발명은 앞에서 지적한 바와같이 이와같은 기록 및 재생에 제한되지 않음은 말한 필요가 없다. 특히 본 발명은 또한 분산 데이타신호블록을 포함하는 데이타신호의 전송 및 검출에 유효하다.

앞에서 상세히 설명한 바와같이 본 발명에 따르면, 데이타신호의 각 비트데이타가 데이타비트속도의 어떤 변동에도 불구하고 올바르게 검출될 수 있는 개량된 데이타 전송 및 검출시스템이 얻어질 수 있기 때문에, 저 리던던시로 따라서 높은 비트 이용률서 바이트단위로 데이타가 처리될 수 있다.

Claims

a) 직렬비트데이타를 분할하는 제1단계; 및 b) 각 분할데이타의 헤드비트앞에 더미데이타를 갖게 하여 상기 분할데이타를 전송하는 제2단계로 이루어지며, 상기 더미비트는 상기 헤드비트의 값과는 상관없이 상기 헤드비트에 대한 반전관계에 있으며, 또한 상기 분할데이타중의 적어도 하나에 대해 단지 더미데이타가 제공되게 하는 것을 특징으로 하는 데이타 전송시스템.
제1항에 있어서, 상기 직렬데이타는 NRZ 코드로 표시되는 것을 특징으로 하는 데이타 전송시스템.
제1항에 있어서, 상기 직렬비트 데이타는 8비트씩 분할되는 것을 특징으로 하는 데이타 전송시스템.
제1항에 있어서, 더우기 c) 상기 제2단계에 이어서 상기 직렬비트 데이타에 계속하여 상기 직렬 데이타를 위한 에러검출 데이타를 전송하는 제3단계를 더 포함하여 구성되는 것을 특징으로 하는 데이타 전송 시스템.
제1항에 있어서, 더우기 d) 상기 직렬데이타가 전송되기 전에 동기데이타를 전송하는, 상기 제2단계전에 수행되는 제4단계를 더 포함하여 구성되는 것을 특징으로 하는 데이타 전송 시스템.
제5항에 있어서, 상기 직렬데이타는 8비트에 8비트씩 분할되며, 상기 동기데이타는 8비트를 포함하는 것을 특징으로 하는 데이타 전송시스템.
a) 소정 비트수의 데이타단위로 상기 비트데이타를 분할하는 수단; 및 b) 상기 분할데이타 단위 각각의 헤드비트앞에 상기 헤드비트의 값과는 상관없이 상기 헤드비트에 대해 반전관계에 있는 더미데이타를 공급하기 위한 수단으로 이루어지며, 상기 분할데이타중의 적어도 하나에 대해 단지 더미비트가 제공되는 것을 특징으로 하는 비트데이타 전송용 데이타 전송장치.
제7항에 있어서, 상기 직렬데이타는 NRZ 코드로 표시되는 것을 특징으로 하는 데이타 전송장치.
제7항에 있어서, 상기 소정비트수는 8인 것을 특징으로 하는 데이타 전송장치.
제7항에 있어서, 더우기 c) 상기 데이타에 대한 에러검출 데이타를 공급하기 위한 수단을 더 포함하여 구성되는 것을 특징으로 하는 데이타 전송장치.
제7항에 있어서, 더우기 d) 상기 데이타의 헤드에 동기신호를 제공하기 위한 수단을 더 포함하여 구성되는 것을 특징으로 하는 데이타 전송장치.
제11항에 있어서, 상기 데이타비트는 8비트에 8비트식 분할되며 상기 동기신호는 8비트를 포함하는 것을 특징으로 하는 데이타 전송장치.
소정 압축비로 압축된 오디오신호를 재생하기 위하여 데이타신호를 전송하는 전송시스템에 있어서, a) 소정 데이타 단위수로 상기 데이타신호를 분할하기 위한 수단; 및 b) 상기 분할수단에 의해 분할된 상기 데이타 단위 각각의 헤드비트앞에 상기 헤드비트의 값과는 상관없이 상기 헤드비트에 대해 반전관계에 있는 더미데이타를 공급하기 위한 수단으로 구성되어 있으며, 사이 분할데이타중의 적어도 하나에 대해 단지 더미비트가 제공되는 것을 특징으로 하는 전송시스템.
제13항에 있어서, 상기 데이타신호는 NRZ 신호로 표시되는 것을 특징으로 하는 전송시스템.
제13항에 있어서, 상기 데이타 신호는 복수의 8비트 데이타단위로 분할된 직렬비트 데이타를 포함하는 것을 특징으로 하는 전송시스템.
제13항에 있어서, 더우기 c) 상기 데이타신호에 대한 에러검출 데이타를 공급하기 위한 수단을 더 포함하여 구성되는 것을 특징으로 하는 전송시스템.
제13항에 있어서, 더우기 d) 상기 데이타신호의 헤드에 동기신호를 공급하기 위한 수단을 더 포함하여 구성되는 것을 특징으로 하는 전송시스템.
제17항에 있어서, 상기 데이타신호는 복수의 8비트 데이타단위로 분할된 직렬 비트 데이타를 포함하며 상기 동기신호는 8비트로 이루어지는 것을 특징으로 하는 전송시스템.
제17항에 있어서, 상기 데이타신호는 상기 압축비를 나타내는 데이타를 포함하는 것을 특징으로 하는 전송시스템.
제16항에 있어서, 상기 에러검출 데이타는 CRCC를 포함하는 것을 특징으로 하는 전송시스템.
직렬비트 데이타를 검출하는 검출시스템에 있어서: a) 상기 직렬데이타의 헤드비트와, 상기 헤드비트앞에 제공되고 상기 헤드비트의 값과는 상관없이 상기 헤드비트에 대해 반전관계에 있는 더미비트 사이의 반전에지를 검출하는 제1단계를 포함하며, 상기 적어도 한 헤드비트에 대해 단지 더미비트가 제공되며; b) 상기 검출된 반전에지에 기초하여 상기 직렬데이타를 검출하는 제2단계를 포함하여 이루어지는 것을 특징으로 하는 검출시스템.
제21항에 있어서, 상기 직렬데이타는 NRZ 코드로 표시되는 것을 특징으로 하는 검출시스템.
제21항에 있어서, 상기 더미비트는 상기 직렬데이타의 매 8비트마다에 제공되는 것을 특징으로 하는 검출시스템.
제21항에 있어서, 상기 제1단계는, 상기 반전에지를 검출하여 상기 직렬데이타를 판독하기 위하여 클록신호를 발생하는 발생기를 리세트시키는 단계를 포함하는 것을 특징으로 하는 검출시스템.
제24항에 있어서, 상기 제2단계는 상기 클록신호와 동기하여 상기 직렬데이타를 판독하는 단계를 포함하는 것을 특징으로 하는 검출시스템.
제21항에 있어서, 상기 제2단계는 상기 반전에지에 기초하여 상기 데이타의 각 비트의 실질적인 중앙에서 상기 직렬데이타를 검출하는 단계를 포함하는 것을 특징으로 하는 검출시스템.
더미비트가 직렬데이타의 헤드비트앞에 갖추어지며, 상기 더미비트는 상기 헤드비트의 값과는 상관없이 상기 헤드비트에 대해 반전관계에 있으며, 상기 헤드 비트중의 적어도 하나에 대해 단지 더미비트가 제공되는 것을 특징으로 하는 직렬비트 데이타의 전송용 전송시스템.
제27항에 있어서, 상기 직렬데이타는 NRZ코드로 표시되는 것을 특징으로 하는 전송시스템.
제27항에 있어서, 상기 더미데이타가 각 8비트의 직렬데이타에 대해 1비트씩 제공되는 것을 특징으로 하는 전송시스템.
제27항에 있어서, 상기 직렬데이타에 대한 에러검출신호가 상기 직렬데이타에 계속하여 전송되는 것을 특징으로 하는 전송시스템.
직렬비트 데이타를 검출하기 위한 검출시스템에 있어서, 상기 직렬비트 데이타의 헤드비트와 상기 헤드비트의 값과는 상관없이 상기 데이타 헤드비트에 대해 반전관계에 있고 상기 데이타 헤드비트앞에 제공된(적어도 하나의 상기 헤드비트에 대해 제공됨) 더미데이타와의 사이에 제공되는 반전에지에 기초하여 상기 직렬데이타를 검출하는 단계가 특징인 검출시스템.
제31항에 있어서, 상기 직렬데이타는 NRZ코드로 표시되는 것을 특징으로 하는 검출시스템.
제31항에 있어서, 상기 더미데이타는 각각 8비트의 상기 직렬데이타에 대해 1비트식 제공되는 것을 특징으로 하는 검출시스템.
소정 압축비로 압축된 오디오신호를 재생하기 위하여 직렬비트 데이타를 검출하는 검출장치에 있어서, a) 상기 직렬데이타의 헤드비트와, 상기 헤드비트의 값과는 상관없이 상기 데이타 헤드비트에 반전관계에 있고 상기 데이타 헤드비트앞에 제공되는 더미비트와의 사이의 반전에지를 검출하기 위한 제1수단을 포함하며, 적어도 하나의 상기 헤드비트에 대해 단지 상기 더미비트가 제공되며; b) 상기 제1수단에 의해 검출된 상기 반전에지에 기초하여 상기 직렬데이타를 검출하기 위한 제2수단을 포함하여 구성되는 것을 특징으로 하는 검출장치.
제34항에 있어서, 상기 직렬데이타는 NRZ 코드로 표시되는 것을 특징으로 하는 검출장치.
제34항에 있어서, 상기 더미비트는 각각 8비트의 상기 직렬데이타마다 제공되는 것을 특징으로 하는 검출장치.
제34항에 있어서, 상기 제2수단은 : a) 상기 직렬데이타를 판독하기 위한 클록신호를 발생하기 위한 수단; b) 상기 제1수단에 의해 검출된 상기 반전에지에 응하여 상기 클록발생수단을 리세트시키기 위한 수단; 및 c) 상기 클록신호에 응하여 상기 직렬데이타를 판독하기 위한 수단을 포함하는 것을 특징으로 하는 검출장치.
제37항에 있어서, 상기 클록발생수단은 상기 데이타의 각 비트의 실질적인 중앙에서 상기 직렬데이타를 판독하기 위하여 클록신호를 발생하기 위한 발생기를 포함하는 것을 특징으로 하는 검출장치.
제37항에 있어서, 상기 제1수단은 상기 더미비트앞에 제공되는 동기신호를 검출하고 상기 동기신호가 검출될때 상기 반전에지를 검출하기 위한 수단을 포함하는 것을 특징으로 하는 검출장치.
제39항에 있어서, 상기 더미비트는 각각 8비트의 상기 직렬데이타마다 1비트씩 제공되며 상기 동기신호는 8비트로 이루어지는 것을 특징으로 하는 검출장치.
소정 앞축비를 가지고 시간베이스로 압축된 오디오신호가, 개시신호 및 종료신호에 의해 한정되는 블록에서 오디오신호를 재생하기 위하여 데이타신호와 함께 기록매체상에 기록되며; 여기서 상기 데이타신호는 직렬비트데이타로 구성되며, 더미데이타는 상기 직렬데이타의 헤드비트앞에 갖추어지고 상기 헤드비트의 값과는 상관없이 상기 데이타 헤드비트에 대해 반전관계에 있으며, 적어도 하나의 상기 헤드비트에 대해 단지 상기 더미비트가 제공되어 있는 것을 특징으로 하는 기록매체.
제41항에 있어서, 상기 기록매체는 디스크형인 것을 특징으로 하는 기록매체.
제41항에 있어서, 상기 기록매체는 자기기록매체인 것을 특징으로 하는 기록매체.
제41항에 있어서, 상기 데이타신호는 상기 압축비를 포함하는 것을 특징으로 하는 기록매체.
제42항에 있어서, 상기 기록매체는 그위에 형성되는 동심트랙을 포함하며 각각은 4개의 상기 블록을 포함하는 것을 특징으로 하는 기록매체.