JPS59204353A - 符号変換方法 - Google Patents
符号変換方法Info
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- JPS59204353A JPS59204353A JP7876783A JP7876783A JPS59204353A JP S59204353 A JPS59204353 A JP S59204353A JP 7876783 A JP7876783 A JP 7876783A JP 7876783 A JP7876783 A JP 7876783A JP S59204353 A JPS59204353 A JP S59204353A
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- JP
- Japan
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- code
- additional
- additional code
- transmission
- insertion position
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4915—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using pattern inversion or substitution
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１″、“０”の２値打号を伝送する符号伝送に
おける符号変換方法に関する。
おける符号変換方法に関する。
多中継を必要とするＰＣＭ通信回線等においては、伝送
符号の符号構成がジッタの増加、あるいは回線における
符号誤シの発生等に影響するため、従来通信回線を伝送
する伝送路符号には、伝送符号に対して何らかの符号変
換を施して、安定な符号伝送が行なわれる様な符号変換
方式が採用されてきた。このような伝送路符号を得る方
法としては、１ビツトの伝送符号に対して、２ピツトの
符号に変換する方法（ＩＢ２Ｂ符号）があシ、この符号
としてはＣＭＩ符号、マンチェスタ符号等がある。また
同様に４ビツトの伝送符号を５ビツトの符号に変換する
等ｎビットの伝送符号をｍピッ） （ｍ＝ｎ＋１）に変
換するｎＢｍＢ符号も使用されている。
符号の符号構成がジッタの増加、あるいは回線における
符号誤シの発生等に影響するため、従来通信回線を伝送
する伝送路符号には、伝送符号に対して何らかの符号変
換を施して、安定な符号伝送が行なわれる様な符号変換
方式が採用されてきた。このような伝送路符号を得る方
法としては、１ビツトの伝送符号に対して、２ピツトの
符号に変換する方法（ＩＢ２Ｂ符号）があシ、この符号
としてはＣＭＩ符号、マンチェスタ符号等がある。また
同様に４ビツトの伝送符号を５ビツトの符号に変換する
等ｎビットの伝送符号をｍピッ） （ｍ＝ｎ＋１）に変
換するｎＢｍＢ符号も使用されている。
ここでＩＢ２Ｂ符号は伝送路符号の速度が伝送符号の２
倍となり、高速化する欠点があシ、また速度を下げるた
めにｎを大きくするとｎＢｍＢ符号の変換回路が複雑と
なる等の欠点があった。これらの欠点を改善する符号と
して伝送符号ｎビットごとに１ビツトの付加符号を挿入
するｎ Ｂ Ｉ Ａ （Ａ ”Ａｕｘｉｌｉａｒｙ）符
号があシ、その中で付加符号としては伝送符号ｎビット
の最後の符号の補符号を付加符号として挿入するｎＢｌ
ｃ（Ｃ：Ｃｏｍｐｌｅｍｅｎｔ）符号がＢＳＩ化（３３
ｉ ｔ ５ｅｑｕｅｎｃｅ Ｊｎｄｅｎｄｅｎｃｅ
）された符号として知られる。このｎＢ１ｃＢ１上、連
続するビットの符号の排他的論理和をとると、付加符号
の位置で前後する符号２ビツトの排他的論理和は常にあ
る規則性を有する固定符号となり、その発生間隔がｎビ
ットとなる位置は、付加符号の挿入位置と受信側で判断
することができる。この方法によって付加符号の挿入位
置は判別可能である。しかし他の位置ではランダム符号
であると見なされるために、その符号列によっては付加
符号挿入位置以外でもｎビットおきに同じ規則性を有す
る固定符号と彦ることがあし、誤って挿入位置を判別す
る可能性がある。
倍となり、高速化する欠点があシ、また速度を下げるた
めにｎを大きくするとｎＢｍＢ符号の変換回路が複雑と
なる等の欠点があった。これらの欠点を改善する符号と
して伝送符号ｎビットごとに１ビツトの付加符号を挿入
するｎ Ｂ Ｉ Ａ （Ａ ”Ａｕｘｉｌｉａｒｙ）符
号があシ、その中で付加符号としては伝送符号ｎビット
の最後の符号の補符号を付加符号として挿入するｎＢｌ
ｃ（Ｃ：Ｃｏｍｐｌｅｍｅｎｔ）符号がＢＳＩ化（３３
ｉ ｔ ５ｅｑｕｅｎｃｅ Ｊｎｄｅｎｄｅｎｃｅ
）された符号として知られる。このｎＢ１ｃＢ１上、連
続するビットの符号の排他的論理和をとると、付加符号
の位置で前後する符号２ビツトの排他的論理和は常にあ
る規則性を有する固定符号となり、その発生間隔がｎビ
ットとなる位置は、付加符号の挿入位置と受信側で判断
することができる。この方法によって付加符号の挿入位
置は判別可能である。しかし他の位置ではランダム符号
であると見なされるために、その符号列によっては付加
符号挿入位置以外でもｎビットおきに同じ規則性を有す
る固定符号と彦ることがあし、誤って挿入位置を判別す
る可能性がある。
本発明の目的は前記ｎＢ１ｃＢ１上欠点を改善し、付加
符号の挿入位置を正確に判別できる符号変換方法を提供
することにある。
符号の挿入位置を正確に判別できる符号変換方法を提供
することにある。
本発明によれは１”、′０”の２値打号を伝送する伝送
符号の連続するｎビット符号ごとに１ビツトの付加符号
を付加することによって、（ｎ＋１）ビットの伝送路符
号に変換する符号変換方法において、前記付加符号の前
後の伝送符号がそれぞれ“１”、“１”のときは“０”
を付加し、“０″、“Ｏ”のときは“１″を付加し、′
１”、“′０″及び“０”、°゛１”のときは（ｎ＋１
）ビット前の符加符号の補符号を付加することを特徴と
する符号変換方法が得られる。
符号の連続するｎビット符号ごとに１ビツトの付加符号
を付加することによって、（ｎ＋１）ビットの伝送路符
号に変換する符号変換方法において、前記付加符号の前
後の伝送符号がそれぞれ“１”、“１”のときは“０”
を付加し、“０″、“Ｏ”のときは“１″を付加し、′
１”、“′０″及び“０”、°゛１”のときは（ｎ＋１
）ビット前の符加符号の補符号を付加することを特徴と
する符号変換方法が得られる。
従来のｎＢＩ Ｃ符号では挿入される付加符号は、伝送
符号によってのみその符号が定められ、付加符号の間で
は全く関係の々い独立した符号であったが、本発明の符
号変換による符号は付加符号に規則性を持たせ、その符
号間に拘束性を持たせることによって誤って挿入位置を
判別することの可能性を低くすることができる。
符号によってのみその符号が定められ、付加符号の間で
は全く関係の々い独立した符号であったが、本発明の符
号変換による符号は付加符号に規則性を持たせ、その符
号間に拘束性を持たせることによって誤って挿入位置を
判別することの可能性を低くすることができる。
次に凹面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の符号変換則と従来のｎ１３１ ｃ符号
を比較説明するためのものである。本発明では、伝送符
号の符号列のｎビット毎に１ビツトの付加符号が挿入さ
れる。従来のｎ１３１ ｃ符号でも同様に伝送符号のｎ
ビット毎に１ビツトの付加符号が挿入されるが、その付
加符号は挿入位置の直前の伝送符号の補符号である。一
方、本発明では符加符号の挿入位置の直前と直後の伝送
符号、及び（ｎ十１石ピット前に挿入された付加符号に
よって挿入符舟が拘束される。す力わち、第１図の如く
挿入位置の直前及び直後の伝送符号が、“１′、“１”
のときは付加符号１１０１１が挿入され、その部分の符
号列は“１０１”となる。同様に°“Ｏ″、“０”のと
きは付加符号“１″が挿入され、その部分の符号列は“
０１０”となる。前記２つの場合、付加符号はその（ｎ
＋１）ビット前の付加符号に拘束されない。次に挿入位
置の直前及び直後の伝送符号が１”、′０”及び“０”
、“１′′のときは（ｎ＋１）ビット前の付加符号に拘
束されその補符号が挿入される。すなわち（ｎ＋１）ビ
ット前の付加符号が“０”のときは付加符号“１″が挿
入され、その部分の符号列は“１１０”及び“０１１
”とカリ、（ｎ＋１）ビット前の付加符号が“１”のと
きは付加符号“０”が挿入され、その部分の符号列は“
１００”及ｒ）：“００１”となる。
を比較説明するためのものである。本発明では、伝送符
号の符号列のｎビット毎に１ビツトの付加符号が挿入さ
れる。従来のｎ１３１ ｃ符号でも同様に伝送符号のｎ
ビット毎に１ビツトの付加符号が挿入されるが、その付
加符号は挿入位置の直前の伝送符号の補符号である。一
方、本発明では符加符号の挿入位置の直前と直後の伝送
符号、及び（ｎ十１石ピット前に挿入された付加符号に
よって挿入符舟が拘束される。す力わち、第１図の如く
挿入位置の直前及び直後の伝送符号が、“１′、“１”
のときは付加符号１１０１１が挿入され、その部分の符
号列は“１０１”となる。同様に°“Ｏ″、“０”のと
きは付加符号“１″が挿入され、その部分の符号列は“
０１０”となる。前記２つの場合、付加符号はその（ｎ
＋１）ビット前の付加符号に拘束されない。次に挿入位
置の直前及び直後の伝送符号が１”、′０”及び“０”
、“１′′のときは（ｎ＋１）ビット前の付加符号に拘
束されその補符号が挿入される。すなわち（ｎ＋１）ビ
ット前の付加符号が“０”のときは付加符号“１″が挿
入され、その部分の符号列は“１１０”及び“０１１
”とカリ、（ｎ＋１）ビット前の付加符号が“１”のと
きは付加符号“０”が挿入され、その部分の符号列は“
１００”及ｒ）：“００１”となる。
第２図は上記付加符号の発生回路の一実施例を示すもの
で、ＮＡＮＤゲート、ＮＯＴゲートおよびＤ−フリップ
フロップ（ＦＦ）のみを使用して構成されたものである
。入力端子１，２にはそれぞれ付加符号挿入位置直前の
伝送符号、直後の伝送符号が同時に印加される。入力端
子３には、伝送符号ｎビットごとに発生する付加符号の
挿入位置に対応して発生する（ｎ＋１）ビット周期のク
ロック（以下挿入位置クロックと称す）が印加され、こ
のクロックの印加によって付加符号を出力する。
で、ＮＡＮＤゲート、ＮＯＴゲートおよびＤ−フリップ
フロップ（ＦＦ）のみを使用して構成されたものである
。入力端子１，２にはそれぞれ付加符号挿入位置直前の
伝送符号、直後の伝送符号が同時に印加される。入力端
子３には、伝送符号ｎビットごとに発生する付加符号の
挿入位置に対応して発生する（ｎ＋１）ビット周期のク
ロック（以下挿入位置クロックと称す）が印加され、こ
のクロックの印加によって付加符号を出力する。
ＮＡＮＤゲート４．５．８およびＮＯＴケート６．７゜
１１からなるゲート回路は、排他的論理和を構成してい
る。すなわち端子１，２に入力する符号が共に“１″あ
るいは“Ｏ”のときＮＯＴゲート１１は“０″の符号を
出力し、端子１，２に入力する符号が互いに異なるとき
ＮＯＴケート１１は“′１”の符号を出力する。ＮＡＮ
Ｄゲート１４にはＮ Ｏ”Ｉ”ゲート１１の出力とＤ−
４１”Ｆ１ａの反転出力Ｑが供給され、この出力とＮＡ
ＮＤグー）１２．１３の出力はＮＡＤＮゲート１５へ供
給される。
１１からなるゲート回路は、排他的論理和を構成してい
る。すなわち端子１，２に入力する符号が共に“１″あ
るいは“Ｏ”のときＮＯＴゲート１１は“０″の符号を
出力し、端子１，２に入力する符号が互いに異なるとき
ＮＯＴケート１１は“′１”の符号を出力する。ＮＡＮ
Ｄゲート１４にはＮ Ｏ”Ｉ”ゲート１１の出力とＤ−
４１”Ｆ１ａの反転出力Ｑが供給され、この出力とＮＡ
ＮＤグー）１２．１３の出力はＮＡＤＮゲート１５へ供
給される。
したがって入力端子１，２に入力する符号が共に“１”
であるとき、ＮＡＮＤゲート１２，１３．１４の出力符
号は“１″となるため、ＬＪ−ＦＦ’１６のＤ端子には
“０″の符号が印加される。入力端子１，２に入力する
符号が共に“０″であるとき、ＮＡＮＤゲート１３の出
力符号は“０”となるため、Ｄ−ＦＦ１６のＤ端子には
“１″の符号が印加される。また入力端子１，２に入力
する符号がそれぞれ異なるとき、ゲート回路１１．１２
および１３の出力符号はすべて“１″となり、Ｄ端子に
は出力Ｑが印加される。この出力Ｑの符号は前に出力し
た付加符号Ｑす力わち伝送路符号（ｎ＋１）ビット前の
付加符号の補符号である。Ｄ−ＦＦ１６はＤ端子に印加
される符号を挿入位置クロックの印加によって、付加符
号として出力する。
であるとき、ＮＡＮＤゲート１２，１３．１４の出力符
号は“１″となるため、ＬＪ−ＦＦ’１６のＤ端子には
“０″の符号が印加される。入力端子１，２に入力する
符号が共に“０″であるとき、ＮＡＮＤゲート１３の出
力符号は“０”となるため、Ｄ−ＦＦ１６のＤ端子には
“１″の符号が印加される。また入力端子１，２に入力
する符号がそれぞれ異なるとき、ゲート回路１１．１２
および１３の出力符号はすべて“１″となり、Ｄ端子に
は出力Ｑが印加される。この出力Ｑの符号は前に出力し
た付加符号Ｑす力わち伝送路符号（ｎ＋１）ビット前の
付加符号の補符号である。Ｄ−ＦＦ１６はＤ端子に印加
される符号を挿入位置クロックの印加によって、付加符
号として出力する。
したがって以上説明した付加符号発生回路を使用するこ
とにより、第１図で示す本発明の付加符号が得られ、こ
れを付加符号位置クロックが示す伝送符号ｎビットおき
の付加符号挿入位置に挿入することによシ伝送路符号力
３得られる。
とにより、第１図で示す本発明の付加符号が得られ、こ
れを付加符号位置クロックが示す伝送符号ｎビットおき
の付加符号挿入位置に挿入することによシ伝送路符号力
３得られる。
第３図は、伝送路符号中の付加符号の挿入位置を判別す
るだめの判別回路を示す。図において端子２１には、伝
送路符号が入力される。また端子２０には伝送路符号ｎ
ビットおきの符号に対応して発生する（ｎ＋１）ビット
周期の付加符号検出クロックが、端子２２には入力伝送
路符号に同期したビットクロックがそれぞれ印加される
。この判別回路はＡＮＤゲート３３の出力が“Ｈｕレベ
ルのときに印加される付加符号検出クロックを付加符号
挿入位置情報として判別するものである。
るだめの判別回路を示す。図において端子２１には、伝
送路符号が入力される。また端子２０には伝送路符号ｎ
ビットおきの符号に対応して発生する（ｎ＋１）ビット
周期の付加符号検出クロックが、端子２２には入力伝送
路符号に同期したビットクロックがそれぞれ印加される
。この判別回路はＡＮＤゲート３３の出力が“Ｈｕレベ
ルのときに印加される付加符号検出クロックを付加符号
挿入位置情報として判別するものである。
付加符号を挿入された伝送路符号は、縦続接続されたフ
リップフロッグ（Ｄ−ＦＦ ）２３．２４へ、端子２２
から供給されるピットクロックによシ供給される。すな
わち符号入力端子２１から入力した符号Ａの１ビツト前
の符号がＤ−ＦＦ２３の出力符号Ｂ１その１ビツト前が
Ｄ−ＦＦ２４の出力符号Ｃとなる。ここで符号Ｃが挿入
位置直前の伝送符号であるときは、符号Ｂは付加符号、
符号Ａは挿入位置直後の伝送符号となる。このとき、符
号Ａ、Ｃがそれぞれ“１”、１”又は“Ｏ”、“Ｏ”′
の同符号の場合、符号Ｂは符号Ａ、Ｃの補符号となって
いるため、排他的論理和ゲー） ２６．２７の出力は共
に“Ｈ”となＪ Ａ’Ｎ Ｄゲート３１の出力が“Ｈｌ
ｌとなる。また符号Ａ、Ｃが異々る符号“ｌ”、“０″
又は“０”、“１”のときは排他的論理和ゲート２８の
出力が“ＨＴＴとなる。一方Ｄ−Ｆ’Ｆ２５は付加符号
検出クロックによシ伝送路符号の（ｎ＋１）ビット前の
付加符号を保持しておシ、排他的論理和ゲート２９には
符号Ｂと、Ｄ−ＦＦ２５から（７）（ｎ＋１）ビット前
の符号が入力する。今、符号Ｂは付加符号であるためＤ
−ＦＦ２５からの符号の補符号と力っている。したがっ
てゲート２９の出力はＨ″′となってＡＮＤゲート３１
の出力も“Ｈ”となる。
リップフロッグ（Ｄ−ＦＦ ）２３．２４へ、端子２２
から供給されるピットクロックによシ供給される。すな
わち符号入力端子２１から入力した符号Ａの１ビツト前
の符号がＤ−ＦＦ２３の出力符号Ｂ１その１ビツト前が
Ｄ−ＦＦ２４の出力符号Ｃとなる。ここで符号Ｃが挿入
位置直前の伝送符号であるときは、符号Ｂは付加符号、
符号Ａは挿入位置直後の伝送符号となる。このとき、符
号Ａ、Ｃがそれぞれ“１”、１”又は“Ｏ”、“Ｏ”′
の同符号の場合、符号Ｂは符号Ａ、Ｃの補符号となって
いるため、排他的論理和ゲー） ２６．２７の出力は共
に“Ｈ”となＪ Ａ’Ｎ Ｄゲート３１の出力が“Ｈｌ
ｌとなる。また符号Ａ、Ｃが異々る符号“ｌ”、“０″
又は“０”、“１”のときは排他的論理和ゲート２８の
出力が“ＨＴＴとなる。一方Ｄ−Ｆ’Ｆ２５は付加符号
検出クロックによシ伝送路符号の（ｎ＋１）ビット前の
付加符号を保持しておシ、排他的論理和ゲート２９には
符号Ｂと、Ｄ−ＦＦ２５から（７）（ｎ＋１）ビット前
の符号が入力する。今、符号Ｂは付加符号であるためＤ
−ＦＦ２５からの符号の補符号と力っている。したがっ
てゲート２９の出力はＨ″′となってＡＮＤゲート３１
の出力も“Ｈ”となる。
以上説明したように符号Ｂが付加符号であるときは、前
記のＡＮＤゲート３０又はＡＮＤゲート３１の出力が“
Ｈ″とカシ、それぞれの出力が印加されるＯＲゲート３
２の出力が必ず“Ｈ”となる。
記のＡＮＤゲート３０又はＡＮＤゲート３１の出力が“
Ｈ″とカシ、それぞれの出力が印加されるＯＲゲート３
２の出力が必ず“Ｈ”となる。
との時点に（ｎ＋１）ビット周期の付加符号検出クロッ
クが印加されることによってＡＮＤゲート３３の出力が
“Ｈ”となる。
クが印加されることによってＡＮＤゲート３３の出力が
“Ｈ”となる。
符号Ｂが付加符号で無いときに、付加符号位置クロック
があったときには、その時点でＡＮＤゲート３０又はＡ
ＮＤゲート３１が“Ｈｌｌとなる保証がない。従がって
（ｎ＋１）ビット周期の付加符号検出クロック毎にへＮ
Ｄゲート３３の“Ｈ”の判別出力が得られないことによ
って、その付加符号検出クロックが付加符号挿入位置に
対応して発生したクロックでないことが判別される。こ
の場合には付加符号検出クロックの位置をずらすことに
よって正しい付加符号挿入位置を探す動作が行なわれる
。
があったときには、その時点でＡＮＤゲート３０又はＡ
ＮＤゲート３１が“Ｈｌｌとなる保証がない。従がって
（ｎ＋１）ビット周期の付加符号検出クロック毎にへＮ
Ｄゲート３３の“Ｈ”の判別出力が得られないことによ
って、その付加符号検出クロックが付加符号挿入位置に
対応して発生したクロックでないことが判別される。こ
の場合には付加符号検出クロックの位置をずらすことに
よって正しい付加符号挿入位置を探す動作が行なわれる
。
以上説明したように本発明によれば付加符号と判断され
る符号はその直前、直後の伝送される符号が“１″、′
０”及び“０”′、′１”の場合にはｎビット前の付加
符号位置の符号の補符号となることが、正しい挿入位置
の必要条件として加えられる。
る符号はその直前、直後の伝送される符号が“１″、′
０”及び“０”′、′１”の場合にはｎビット前の付加
符号位置の符号の補符号となることが、正しい挿入位置
の必要条件として加えられる。
上記条件は従来方式のｎ１３１ ｃ符号には無い条件で
あシ、この条件が加わることによって、本発明の符号変
換方法ではｎ１３１ ｃ方式に比べて付加符号の挿入位
置を誤って判別する可能性をよシ低くすることかできる
。
あシ、この条件が加わることによって、本発明の符号変
換方法ではｎ１３１ ｃ方式に比べて付加符号の挿入位
置を誤って判別する可能性をよシ低くすることかできる
。
第１図は本発明によシ得られる符号及び従来のｎＢ１ｃ
符号の符号変換則比軟をするための図、第２固状本発明
による付加符号発生回路、第３図は本発明による付加符
号判別回路の回路図である。 第、／ 図
符号の符号変換則比軟をするための図、第２固状本発明
による付加符号発生回路、第３図は本発明による付加符
号判別回路の回路図である。 第、／ 図
Claims (1)
- ｌ” −１ｏ”の２値打号からなる伝送符号の連続する
ｎビット符号ごとに１ビツトの付加符号を付加すること
によって、（ｎ＋１）ビットの伝送路符号に変換する符
号変換方法において、前記付加符号の前後の伝送符号が
それぞれ“１”、“１”のときは“０”を付加し、“０
”、６０″のときは“１″を付加し、“１−“０”及び
“０”、１″のときは（ｎ＋１）ビット前の付加符号の
補符号を伺加することを特徴とする符号変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7876783A JPS59204353A (ja) | 1983-05-04 | 1983-05-04 | 符号変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7876783A JPS59204353A (ja) | 1983-05-04 | 1983-05-04 | 符号変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59204353A true JPS59204353A (ja) | 1984-11-19 |
Family
ID=13671049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7876783A Pending JPS59204353A (ja) | 1983-05-04 | 1983-05-04 | 符号変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59204353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155637A (en) * | 1985-06-03 | 1992-10-13 | Canon Kabushiki Kaisha | Data transmission and detection system |
-
1983
- 1983-05-04 JP JP7876783A patent/JPS59204353A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155637A (en) * | 1985-06-03 | 1992-10-13 | Canon Kabushiki Kaisha | Data transmission and detection system |
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