JPH0228939B2

JPH0228939B2 -

Info

Publication number: JPH0228939B2
Application number: JP58182656A
Authority: JP
Inventors: Shigeo Nanbu
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1983-09-30
Filing date: 1983-09-30
Publication date: 1990-06-27
Also published as: US4577327A; JPS6074839A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、データ伝送システムに係り、特に、
伝送距離を増大するために、既存の伝送路に挿入
するリピータ装置の改良に関する。

〔発明の技術的背景〕

複数の通信ステーシヨン相互間でデータの授受
を行う伝送システムにおいて、１本の伝送路に複
数の通信ステーシヨンを並列に接続するいわゆる
マルチドロツプ接続方式がある。しかし、同じ伝
送路に多数の通信ステーシヨンを接続した場合、
伝送距離が長くなり、各ドライバの能力にも限界
があるので、第１図に示すように、伝送路の中途
位置にリピータ装置を挿入するようにしている。
すなわち、それぞれ複数の通信ステーシヨン１
ａ，１ｂ…１ｎおよび２ａ，２ｂ…２ｍを第１お
よび第２の伝送路３，４にそれぞれ接続し、これ
ら第１および第２の伝送路３，４を上記リピータ
装置５で連結したものである。

このような伝送システムにおいては、上記各伝
送路３，４に同時に送信信号および受信信号が伝
播する状態では通信できなので、プロトコールに
よつて、各通信ステーシヨンからデータを伝送路
へ送出するタイミングを一定の規則に従つて制御
している。この場合、前記リピータ装置５は、第
１および第２の伝送路３，４相互間の信号の伝達
を行う。

すなわち、第２図において、伝送すべきデータ
を含んだ伝送信号が第１の伝送路３からリピータ
装置５の第１のレシーバ６ａへ入力すると、この
伝送信号は上記第１のレシーバ６ａにて波形整
形、増幅され第１のドライバ７ａを介して第２の
伝送路４へ送出されると共に、上記伝送信号は第
１の受信切換回路８ａへ導びかれる。しかして、
第１の受信切換回路８ａは、第２のレシーバ６ｂ
および第２のドライバ７ｂへ動作禁止信号を送出
し、前記第１のドライバ７ａから一旦第２の伝送
路４へ送出された伝送信号が、リピータ装置５の
第２のレシーバ６ｂ、第２のドライバ７ｂへ逆流
することを防止する。なお、第２の伝送路４から
リピータ装置５へ伝送信号が入力した場合、第２
のレシーバ６ｂ、第２のドライバ７ｂ、第２の受
信切換回路８ｂの動作は前述したものと同じであ
るので省略する。

第１図に示すような複数の通信ステーシヨン相
互間で伝送されるデータは一般に“１”、“０”の
２進符号で表示される。そして、他のステーシヨ
ンへ送信する場合、このデータを第３図に示す
ISOのHDLC（ハイレベル・データリンク・コン
トロール）の規格で定義された伝送フレームに組
込んで伝送路へ送出するようにしている。すなわ
ち、この伝送フレームは、伝送フレームの開始を
表示する両端に“０”を配置した“１”の連続し
た６ビツトの計８ビツト構成の開始フラツグと、
８ビツトのアドレス領域、８ビツトの制御領域、
任意ビツト数のデータを示す情報領域、１６ビツ
トのフレーム検査シーケンス領域、および開始フ
ラツグと同一構成の８ビツト終了フラツグとで構
成されている。さらに、上記伝送フレームを伝送
路へ電気信号として送出する場合、“１”又は
“０”の符号を、たとえば、第４図に示すように
NRZ（ノンリターン・トウ・ゼロ）信号、マンチ
エスタ信号、NRZI（ノンリターン・トウ・ゼ
ロ・インバーテツド）信号等に変換する。

NRZ信号は、無信号時は“Ｈ”（１）レベルで
あり、伝送フレーム中はビツトデータの“１”、
“０”に対応して“Ｈ”（１）、“Ｌ”（０）と変化
し、同期データを送信したりループ構成させると
きには誤り率を低くできる。また、NRZI信号に
おいては、このNRZI信号のレベルが前ビツトと
同じ状態のとき、前記ビツトデータは“１”とな
り、前ビツトの状態と反転しているとき“０”と
なる。したがつて、このNRZI信号においては、
レベル値がビツトデータの一つ前の値によつて左
右されるので、ビツトデータの“１”、“０”の値
によつて一義的に定まらない性質を有する。

このようなNRZ信号又はNRZI信号を用いてデ
ータ信号を行う場合、第２図の各受信切換回路８
ａ，８ｂにおいて、上記各信号に変換された第３
図に示す伝送フレームの開始を検出する場合、開
始フラツグの先頭の信号データを検出すれば良
い。一方、伝送フレームの終了を検出する場合、
検出されたデータが８ビツト間同一レベルである
ことを確認するようにしている。

たとえば、第３図の伝送フレームの終了フラツ
グ部分をNRZI信号に変換すると第５図のａ，ｂ
に示すように終了フラツグより一つ前のビツトデ
ータの値によつて、上記終了フラツグの連続した
６個の“１”ビツトが“Ｈ”、“Ｌ”レベルの二種
類に表示される。また、伝送フレーム内において
は、“０”挿入機能により強制的に“０”が挿入
されるので“１”が６個以上連続することはな
い。したがつて、第５図のａ状態を考慮して、同
一レベル状態が８ビツト継続すると、上記伝送フ
レームは終了したと判断する。そして、レシーバ
およびドライバへ送出していた動作禁止信号をリ
セツトし、上記レシーバおよびドライバを動作可
能状態に戻す。

〔背景技術の問題点〕

しかしながら、上記のように構成されたリピー
タ装置においては、次のような問題があつた。

近年データ伝送システムにおける総合的な伝送
速度を増大するために、単に伝送速度の高速化
（１ビツトを送信するに要する時間を短くする）
のみならず、伝送の効率化も図るようにしてい
る。たとえば、要求信号受信時刻から応答信号発
信時刻までの時間、すなわち、応答時間を短くし
ている。そして、上記応答時間が８ビツト送信す
る時間より短くなつた場合、第２図の各受信切換
回路において、要求信号の伝送フレームの終了を
判定する前に応答信号の伝送フレームが反対側の
レシーバに入力する。しかし、このレシーバは上
記受信切換回路にて動作禁止させられているの
で、上記応答信号の伝送フレームの最初の数ビツ
トは上記レシーバから出力されない。したがつ
て、通信ステーシヨン相互間に正常なデータ伝送
が得られない問題があつた。

また、各受信切換回路において、伝送フレーム
の終了を確認する同一レベルの連続するビツト数
を８未満に設定すると、伝送フレームのデータ中
の“１”が５ビツト以上連続するパターンを伝送
フレーム終了と判定し、ドライバを動作禁止させ
てしまう。したがつて、伝送フレームがリピータ
装置において途切れてしまい、受信側の通信ステ
ーシヨンに到達しない問題があつた。

このように、伝送フレームの終了を、伝送フレ
ーム終了後の一定ビツト数の無信号状態を検出す
ることによつて判断する方法においては、データ
伝送の総合的な伝送速度を一定限度以上に上昇さ
せることは困難であつた。

〔発明の目的〕

本発明は、このような事情に基づいてなされた
ものであり、その目的とするところは、伝送信号
に含まれる終了フラツグで伝送信号の終了を判断
することによつて、要求信号と応答信号との間の
応答時間を短縮でき、データ伝送システムの総合
的な伝送速度を向上させることができるリピータ
装置を提供することにある。

〔発明の概要〕

本発明は、第１の伝送路からの伝送信号を第１
のレシーバおよび第２のドライバを介して第２の
伝送路へ送出すると共に、第２の伝送路からの伝
送信号を第２のレシーバおよび第２のドライバを
介して上記第１の伝送路へ送出するリピータ装置
において、前記第１のレシーバに出力が得られた
とき、第１の信号検出回路でもつて、前記第１の
ドライバを動作可能にさせ、前記第２のドライバ
を動作禁止させる。また、前記第２のレシーバに
出力が得られたとき、第２の信号検出回路でもつ
て、前記第２のドライバを動作可能にさせ、前記
第１のドライバを動作禁止させる。そして、終了
フラツグ検出回路でもつて、伝送信号の終了を示
す終了フラツグを検出し、この終了フラツグを検
出したとき、各ドライバの動作禁止を解除するよ
うにしたリピータ装置である。なお、終了フラツ
グ検出回路においては、伝送信号に含まれる規定
数の同一ビツト連続状態を検出してから所定ビツ
ト時間経過後に再度規定数の同一ビツト連続状態
を検出したときこの再度検出された規定数の同一
ビツト連続状態を終了フラツグと判定している。

〔発明の実施例〕

第６図は本発明の一実施例に係るリピータ装置
を示すブロツク構成図であり、第２図と同一部分
には同一符号が付してある。

この実施例のリピータ装置１１において、第１
の伝送路３から導入された伝送データ、開始．終
了フラツグを含んだ伝送信号ａは第１のレシーバ
１２ａへ入力される。この第１のレシーバ１２ａ
は上記伝送信号ａを波形整形し、増幅した後、ア
ンドゲート１３ａを介して第１のドライバ１４ａ
の入力端へ送出する。そして、この第１のドライ
バ１４ａは上記伝送信号ａを第２の伝送路４へ送
出する。前記第１のレシーバ１２ａから出力され
た伝送信号ａは第１の信号検出回路１５ａへ入力
される。この第１の信号検出回路１５ａは、入力
された信号に基づき上記第１のドライバ１４ａの
イネーブル端子、アンドゲート１３ａおよび終了
フラツグ検出回路１６へ送信ゲート信号ｂを送出
する。また、終了フラツグ検出回路１６には、ア
ンドゲート１３ａから出力される伝送信号ａがオ
アゲート１７を介して入力される。この終了フラ
ツグ検出回路１６は、伝送信号ａ中に終了フラツ
グを検出すると、送信ゲートリセツト信号ｃをそ
れぞれノアゲート１８ａ，１８ｂを介して、第１
および第２の信号検出回路１５ａ，１５ｂのリセ
ツト端子へ印加する。各ノアゲート１８ａ，１８
ｂの他方の入力端には、それぞれ第２および第１
の信号検出回路１５ａ，１５ｂから出力される送
信ゲート信号ｂが印加される。また、各信号検出
回路１５ａ，１５ｂおよび終了フラツグ検出回路
１６にパルス発生器１９から一定周期のクロツク
信号ｄが印加されている。

一方、第２の伝送路４から導入された伝送信号
は前述と同様に、第２のレシーバ１２ｂ、アンド
ゲート１３ｂ、第２のドライバ１４ｂを介して第
１の伝送路３へ送出されると共に、第２の信号検
出回路１５ｂおよびオアゲート１７を介して終了
フラツグ検出回路１６へ導入される。また、第２
の信号検出回路１５ｂから送出される送信ゲート
信号ｂは第２のドライバ１４ｂのイネーブル端
子、アンドゲート１３ｂ、ノアゲート１８ａ、終
了フラツグ検出回路１６へ入力される。

第７図は各信号検出回路１５ａ，１５ｂの構成
を示すブロツク図である。なお同一構成であるの
で第１の信号検出回路１５ａについてのみ説明す
る。

第１のレシーバ１２ａから導入された伝送信号
ａは第１のフリツプフロツプ（以下F.Fと略記す
る）２０のクロツクパルス端子（CP）へ入力さ
れる。この第１のF.F２０のＤ端子は5Vに維持さ
れており、Ｑ端子からの出力信号ｑ１は第２のF.
F２１のＤ端子に入力される。さらに第２のF.F
２１のＱ端子からの出力信号ｑ２は第３のF.F２
２のＤ端子および排他的論理和ゲート２３の一端
へ入力される。第３のF.F２３のＱ端子からの出
力信号ｑ３は上記排他的論理和ゲート２３の他端
へ入力され、この排他的論理和ゲート２３の出力
はリセツト信号ｅとして、カウンタ２４のリセツ
ト（Ｒ）端子へ入力される。第２、第３のF.F２
１，２２のCP端子およびカウンタ２４のCP端子
には第６図におけるパルス発生器１９からのクロ
ツク信号ｄが印加されている。なお、このクロツ
ク信号ｄの周期は、基本伝送速度であるデータが
１ビツト進む速度の４倍の値に対応するように設
定されている。また、第１、第２、第３の各F.F
２０，２１，２２のリセツト（Ｒ）端子には、第
６図のノアゲート１８ａを介して導入される送信
ゲートリセツト信号ｃおよび第２の信号検出回路
１５ｂの受信ゲート信号ｂが入力されている。

前記カウンタ２４の各桁の出力信号はデコーダ
２５へ入力される。デコーダ２５は、カウンタ２
４のカウント値が１になると、カウント“１”信
号ｆを第４のF.F２６のCP端子へ送出すると共
に、上記カウント値が５に達するとカウント
“５”信号ｇを第６のF.F２８のCP端子へ送出す
る。第４のF.F２６のＤ端子には前記伝送信号ａ
が入力され、Ｑ端子からの出力信号ｇ４は第５の
F.F２７のCP端子へ入力される。この第５のF.F
２７のＤ端子は5Vに維持されており、Ｑ端子か
らの出力信号ｑ５は第６のF.F２８のＤ端子へ入
力される。そして、第６のF.F２８のＱ端子の出
力は、送信ゲート信号ｂとしてこの信号検出回路
１５ａから送出され、第１のドライバ１４ａ等へ
印加される。なお、第４、第５、第６のフリツプ
フロツプの各リセツト（Ｒ）端子には、第１のF.
F２０の出力信号ｑ１が入力されている。

第８図は終了フラツグ検出回路１６の構成を示
すブロツク図である。

第１のレシーバ１２ａからアンドゲート１３
ａ、オアゲート１７を介して導入された伝送信号
ａは、第７のF.F２９のＤ端子へ入力される。こ
の第７のF.F２９のＱ端子からの出力信号は第８
のF.F３０のＤ端子および排他的論理和ゲート３
１の一端へ入力される。第８のF.F３０のＱ端子
からの出力信号は上記排他的論理和ゲート３１の
他端へ入力され、この排他的論理和ゲート３１の
出力は、オアゲート３２を介して、リセツト信号
ｈとしてカウンタ３３のリセツト（Ｒ）端子へ入
力される。前記第７、第８のF.F２９，３０のCP
端子には第６図のパルス発生器１９からのクロツ
ク信号ｄが印加されている。また、このクロツク
信号ｄは分周器３４によつて、その周波数が1/4
倍に低減されて、クロツク信号ｊとして前記カウ
ンタ３３のCP端子および１ビツトデレー回路３
５、ラツチデレー回路３６へ入力される。また、
前記オアゲート３２の他端には、第１および第２
の信号検出回路１５ａ，１５ｂからの二つの送信
ゲート信号ｂがオアゲート３７およびインバータ
３８を直列に介して入力される。

前記カウンタ３３の各桁の出力信号はデコーダ
３９へ入力される。このデコーダ３９は、カウン
タ３３のカウント値が７になると、カウント
“７”信号ｋを１ビツトデイレー回路３５へ送出
する。“１”ビツトデイレー回路３５は、伝送信
号ａの“１”ビツトの伝送速度の周期と同一周期
になつたクロツク信号ｊに同期して、上記カウン
ト“７”信号ｋを、“１”ビツト分だけ時刻を遅
らせて、アンドゲート４０およびラツチデイレー
回路３６へ送出する。このラツチデイレー回路３
６においては、上記カウント“７”信号入力後、
クロツク信号ｊに同期して、16ビツト経過後に
“Ｈ”レベルとなる信号を上記アンドゲート４０
の他端に入力する。このアンドゲート４０の出力
を送信ゲートリセツト信号ｃとして、この終了フ
ラツグ検出回路１６から出力し、ノアゲート１８
ａ，１８ｂを介して各信号検出回路１５ａ，１５
ｂへ印加する。

次に、このように構成されたリピータ装置１１
の動作説明を行う。

第１の伝送路３からリピータ装置１１の第１の
レシーバ１２ａへ第９図に示すようなデータを組
込んだ伝送フレームを含む伝送信号ａがNRZI信
号に変換されて入力したとする。NRZI信号に
は、NRZI信号をNRZ信号へ復調する場合に使用
される、１ビツト毎にそのレベル値が変化するプ
リアンブラｍが前記伝送フレームの開始フラツグ
の前に配置されている。このようなプリアンブラ
ｍおよび伝送フレームで構成された伝送信号ａが
第１のレシーバ１２ａを介して、第１の信号検出
回路１５ａへ入力したとき、この第１の信号検出
回路１５ａは第１０図のタイムチヤート図に従つ
て動作する。

すなわち、第７図の第１のF.F２０のCP端子に
第１０図に示すプリアンプラｍの最初のパルスが
入力すると、このパルスの立上りに同期して、Ｑ
端子の出力信号ｑ１が“Ｈ”レベルにセツトされ
る。これと同時に、この出力信号ｑ１がＤ端子に
入力された第２のF.F２１の出力信号ｑ２も
“Ｈ”レベルになる。さらに、出力信号ｑ２が入
力された第３のF.F２２の出力信号ｑ３はクロツ
ク信号ｄにて１サイクル遅れて“Ｈ”レベルにな
る。したがつて、出力信号ｑ２とｑ３が入力され
た排他的論理和ゲート２３から出力されたカウン
タ２４のＲ端子へ入力されるリセツト信号ｅは第
１０図に示すように、プリアンブラｍの最初のパ
ルスで立上り、次のクロツク信号ｄのパルスにて
“Ｌ”レベルに戻るパルス波形となる。カウンタ
２４は、リセツト信号ｅが“Ｌ”レベルに戻ると
クロツク信号ｄのパルス数のカウントを開始し、
このカウント値をデコーダ２５へ送出する。デコ
ーダ２５は、上記カウント値が１になると、第１
０図に示す１パルス幅のカウント“１”信号ｆを
第４のF.F２６のCP端子へ送出する。カウント
“１”信号ｆが入力された第４のF.F２６の出力
信号ｑ４はカウント“１”信号ｆと同期して
“Ｈ”レベルにセツトされ、この出力信号ｑ４が
CP端子に入力された第５のF.F２７の出力信号ｑ
５も同時に“Ｈ”レベルにセツトされる。そし
て、この出力信号ｑ５は第６のF.F２８のＤ端子
に入力される。一方、デコーダ２５は前記カウン
ト値が５に達すると、１パルス幅のカウント
“５”信号ｇを第６のF.F２８のCP端子へ送出す
る。したがつて、この第６のF.F２８のＱ端子か
らは、上記カウント“５”信号ｇと同期して
“Ｈ”レベルに変化する送信ゲート信号ｂが出力
される。なお、クロツク信号ｄの周期はプリアン
ブラｍの周期の1/4倍に設定されているので、送
信ゲート信号ｂの立上り時刻は２番目の“Ｌ”レ
ベルのプリアンブラの中央値に設定されているこ
とになる。また、第４のF.F２６は、ノイズ等に
よつて第１のF.F２０が誤つてセツトされた場
合、出力信号ｑ４が“Ｈ”レベルにセツトされる
のを防止する保護用のフリツプフロツプである。
さらに、この信号検出回路１５ａは、外部からリ
セツト信号ｃが入力されなければリセツトされな
い。

第１の信号検出回路１５ａから出力された送信
ゲート信号ｂは第１のドライバ１４ａのイネーブ
ル端子へ印加される。したがつて、第１のドライ
バ１４ａは第１０図に示すように動作停止状態か
ら動作可能状態へ変化する。その結果、第９図の
伝送信号ａは第２の伝送路４へ送出される。な
お、第２の伝送路４へ送出された上記第１の伝送
路３からの伝送信号ａは第２のレシーバ１２ｂを
介して第２の信号検出回路１５ｂにも入力する
が、第１の信号検出回路１５ａの方が、先に上記
伝送信号ａを検出し、送信ゲート信号ｂを“Ｈ”
レベルに変化させ、第２の信号検出回路１５ｂに
リセツト信号を与える。したがつて、第２の信号
検出回路１５ｂから送出される送信ゲート信号ｂ
は“Ｈ”レベルに変化しないので、第２のドライ
バ１４ｂは動作禁止状態になる。

次に、伝送信号ａの伝送フレーム中に含まれる
終了フラツグを検出する終了フラツグ検出回路１
６の動作を第１１図のタイムチヤート図に従つて
説明する。

まず、第８図の第７のF.F２９のＤ端子および
CP端子にそれぞれ第１１図に示す伝送信号ａお
よびクロツク信号ｄが入力すると、第８図のF.F
３０を介した排他的論理和ゲート３１の出力端に
は、上記伝送信号ａにおけるデータレベルの
“Ｈ”から“Ｌ”への変化又は“Ｌ”から“Ｈ”
への変化に対応して変化する信号が出力され、オ
アゲート３２を介してリセツト信号ｈとしてカウ
ンタ３３のリセツト（Ｒ）端子へ印加される。こ
のカウンタ３３のリセツト端子には、第１および
第２の信号検出回路１５ａ，１５ｂからの二つの
送信ゲート信号ｂがオアゲート３７、インバータ
３８を介して入力されているので、伝送信号ａが
伝送中でないとき、上記カウンタ３３はリセツト
されたままである。また、このカウンタ３３の
CP端子には第１１図に示すクロツク信号ｄを分
周器３４で1/4倍の周波数に減じたクロツク信号
ｊが印加されているので、カウンタ３３は、リセ
ツト信号ｈにてリセツトされる度にクロツク信号
ｊのカウントを開始する。上記クロツク信号ｊの
周期は伝送信号ａの伝送速度の周期と同じである
ので、上記カウンタ３３は連続する同一レベルの
ビツト数をカウントすることになる。カウンタ３
３は上記カウント値をデコーダ３９へ送出する。
デコーダ３９は上記カウント値が７に達すると、
第１１図に示すように、１ビツト幅のみ“Ｈ”レ
ベルに変化するカウント“７”信号ｋを出力す
る。伝送信号ａにおいて同一レベルのデータが７
ビツト連続するパターンは開始フラツグおよび終
了フラツグのみであるので、上記カウント“７”
信号ｋにて各フラツグの位置が検出されることに
なる。そして、終了フラツグのみを検出するため
に、前述したように、ラツチデイレー回路３６お
よびアンドゲート４０を用いて、カウント“７”
信号ｋの複数の“Ｈ”レベルのパルスのうち、先
頭のパルスから16ビツト以上離れたパルスを終了
フラツグを示すパルスと判定し、このパルスに同
期してアンドゲート４０から送信ゲートリセツト
信号ｃを出力する。なお、第５図のNRZIaに示
すように終了フラツグの最終ビツトのレベルが
“０”である場合もあるので、“１”ビツトデイレ
ー回路３５を挿入して、カウント“７”信号ｋを
１ビツト分だけ遅らせている。したがつて、送信
ゲートリセツト信号ｃは終了フラツグの最終ビツ
トを確認後１ビツト遅れて立上る。

終了フラツグ検出回路１６から送出された送信
ゲートリセツト信号ｃはノアゲート１８ａ，１８
ｂを介して各信号検出回路１５ａ，１５ｂへ印加
される。すなわち、第７図のフリツプフロツプが
リセツトされ、送信ゲート信号ｂがリセツトされ
“Ｈ”レベルから“Ｌ”レベルへ変る。したがつ
て、第１のドライバ１４ａが動作停止状態へ変化
する。また、第１の信号検出回路１５ａからオア
ゲート１８ｂを介して第２の信号検出回路１５ｂ
に与えていたリセツト信号が解除されるので、リ
ピータ装置１１は、第１および第２の伝送路にい
ずれの側からこのリピータ装置に伝送信号が導入
されても動作する待ちの状態となる。

なお、第２の伝送路４から伝送信号が導入され
た場合は、第１の伝送路３から導入された場合と
同一動作を示すので説明を省略する。

このように構成されたリピータ装置１１であれ
ば、第１の伝送路３から導入された伝送フレーム
を含む伝送信号の開始を、第１の信号検出回路１
５ａで、この伝送信号の先頭に配置されたプリア
ンブラｍを検出することによつて判断し、第１の
ドライバ１４ａを動作可能状態とするとともに第
２のドライバ１４ｂを動作禁止状態としている。
また、上記伝送信号の終了を、終了フラツグ検出
回路１６で、この伝送信号の末端に配置された終
了フラツグを検出することによつて判断し、第１
のドライバ１４ａの動作を停止させると共に、第
２のドライバ１４ｂのリセツト状態を解除し、第
１および第２のドライバ１４ｂを次の伝送信号を
待つ状態に移行させる。

したがつて、伝送信号が終了して１ビツト経過
後において、各ドライバ１４ａ，１４ｂを信号待
機状態に移行せせているので、たとえ、要求信号
受信時刻から応答信号発信時刻までの応答時間が
情報８ビツト送信する時間より短くなつたとして
も、応答信号の最初の数ビツトが伝送されないこ
とはない。しかして、上記応答時間を最低“１”
ビツトまで短縮することが可能であるので、従来
のリピータ装置に比較してデータ伝送システムに
おける総合的な伝送速度を大幅に向上させること
ができる。

なお、本発明は上述した実施例に限定されるも
のではない。実施例においては、データを組込ん
だ伝送フレームを含む伝送信号をNRZI信号に変
換して伝送路へ送出したが、第５図に示すように
NRZ信号に変換してもよい。この場合、開始お
よび終了フラツグ部分の中央の１レベルの６つの
ビツトのみがNRZ信号においては連続した“Ｈ”
レベルである。したがつて、第８図における終了
フラツグ検出回路１６ａのデコーダ３９におい
て、カウント“７”信号ｋをカウント“６”信号
ｋに変更すればよい。

また、実施例では、開始フラツグが１パターン
のみ組込まれた場合を説明したが、複数のパター
ンが連続して組込まれていてもよい。この場合、
組込まれる開始フラツグの数によつて、終了フラ
ツグ検出回路１６のラツチデイレー回路３６にお
けるデイレー時間を、実施例の16ビツトから、適
宜変更すればよい。

〔発明の効果〕

以上説明したように本発明によれば、伝送信号
の終了を、この伝送信号中に含まれる終了フラツ
グを終了フラツグ検出回路で検出することによつ
て判断し、この終了フラツグが終了した直後に、
第１および第２のドライバを信号待機状態にして
いる。したがつて、要求信号と応答信号との間の
応答時間を８ビツト以下に短縮できるので、デー
タ伝送システムの総合的な伝送速度を向上させる
ことができるリピータ装置を提供できる。

【図面の簡単な説明】

第１図はデータ伝送システムの概略構成を示す
ブロツク図、第２図は従来のリピータ装置を示す
ブロツク構成図、第３図はデータ伝送システムに
用いる伝送フレームの構成図、第４図は同伝送シ
ステムに用いる信号変換を説明するための説明
図、第５図は終了フラツグパターンの信号変換を
説明するための説明図、第６図は本発明の一実施
例に係るリピータ装置を示すブロツク構成図、第
７図および第８図はそれぞれ同リピータ装置の要
部を取り出して示すブロツク構成図、第９図、第
１０図および第１１図はそれぞれ同リピータ装置
の動作を示すタイムチヤート図である。３…第１の伝送路、４…第２の伝送路、５，１
１…リピータ装置、１２ａ…第１のレシーバ、１
２ｂ…第２のレシーバ、１４ａ…第１のドライ
バ、１４ｂ…第２のドライバ、１５ａ…第１の信
号検出回路、１５ｂ…第２の信号検出回路、１６
…終了フラツグ検出回路、１９…パルス発生器、
２０〜２２…第１〜第３のフリツプフロツプ、２
６〜３０…第４〜第８のフリツプフロツプ、２
４，３３…カウンタ、２５，３９…デコーダ、３
４…分周器、３５…“１”ビツトデイレー回路、
３６…ラツチデイレー回路、ａ…伝送信号、ｂ…
送信ゲート信号、ｃ…送信ゲートリセツト信号、
ｄ，ｊ…クロツク信号、ｅ，ｈ…リセツト信号、
ｆ…カウント“１”信号、ｇ…カウント“５”信
号、ｋ…カウント“７”信号、ｍ…プリアンブ
ラ。

Claims

【特許請求の範囲】１それぞれ伝送信号を送受信する複数の通信ス
テーシヨンを並列に接続してなる第１および第２
の伝送路間に設置され；前記第１の伝送路の伝送信号を受信して波形整
形、増幅する第１のレシーバと、この第１のレシ
ーバの出力を前記第２の伝送路へ送出する第１の
ドライバと、前記第２の伝送路の伝送信号を受信
して波形整形、増幅する第２のレシーバと、この
第２のレシーバの出力を前記第１の伝送路へ送出
する第２のドライバと、前記第１のレシーバに出
力が得られたとき前記第１のドライバに動作可能
信号を与えるとともに前記第２ののドライバに動
作禁止信号を与える第１の信号検出回路と、前記
第２のレジーバに出力が得られたとき前記第２の
ドライバに動作可能信号を与えるとともに前記第
１ののドライバに動作禁止信号を与える第２の信
号検出回路と、前記伝送信号に含まれる規定数の
同一ビツト連続状態を検出してから所定ビツト時
間経過後に再度規定数の同一ビツト連続状態を検
出したときこの再度検出された規定数の同一ビツ
ト連続状態を終了フラツグと判定して、前記動作
禁止信号を解除する終了フラツグ検出回路とを備
えてなることを特徴とするリピータ装置。