KR930024282A - 스캔기반설계를 위한 인터-도메인 래치 - Google Patents
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- G01R31/317—Testing of digital circuits
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Abstract
플립-플롭에 대하여 서로 반대되는 클록에지를 가지는 2도메인을 구비한 순차로직설계에서, 인터-도메인 래치가 제공되어 2도메인 사이에 제어 및 관측가능한 경계점을 정한다. 인터-도메인 래치는 3멀티플렉서와 3래치를 구성된다. 제1멀티플렉서, 제1래치, 제2멀티플렉서, 제2래치, 제3래치, 및 제3멀티플렉서는 직렬로 연결된다.
추가로, 제1래치의 출력은 제3멀티플렉서로 바이-패스된다. 래치는 클록펄스가 저일때 또는 클록펄스가 고일때 개방된다. 제1및 제3래치는 동일한 클록펄스에 의해 구동되고, 제2래치는 반전된 클록펄스에 의해 구동된다. 제1및 제2도메인을 위한 스캔벡터는 각각 제1및 제2멀티플렉서를 통하여 스캔된다.
제1및 제2도메인의 출력은 각각 제2래치 및 제3멀티플렉서에서 관측된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4a-4b도는 제3a-3b도에 도시된 경우들에서 2도메인 사이에 제어 및 관측이 가능한 경계점을 정하는 본발명의 인터-도메인 래치의 2실시예를 도시한다.
Claims (6)
- 플립-플롭에 대하여 서로 반대되는 에지클록을 가진 제1및 제2도메인을 포함하는 순차로직설계에 있어서, 상기 제1및 제2도메인 사이에 제어 및 관측가능한 경계점을 정하는 인터-도메인 래치는, a)입력으로서 정상인터페이스신호, 제1스캔벡터, 및 제1스캔 인에이블 지시자를 수신하고, 상기 제1스캔 인에이블 지시자가 어서트되지 않으면 상기 정상 인터페이스 신호를 출력하고 그렇지 않으면 상기 제1스캔벡터를 출력하는 제1멀티플렉서, b)입력으로서 상기 정상 인터페이스 신호와 상기 제1스캔벡터중 선택된것, 및 제1클록펄스를 수신하고, 상기 정상 인터페이스 신호와 상기 제1스캔벡터중 선택된 상기에 수신된 것을 조건부로 출력하는 제1래치, c)입력으로서 상기 정상 인터페이스 신호와 상기 제1스캔벡터중 상기 선택된것, 제2스캔벡터, 및 상기 제1스캔모드를 수신하고, 상기 제1스캔모드가 어서트되면 상기 정상 인터페이스 신호와 상기 제1스캔베터중 상기 선택된 것을 출력하고 그렇지 않으면 상기 제2스캔벡터를 출력하는 상기 제1래치에 연결된 제2멀티플렉서, d)입력으로서 상기 정상 인터페이스 신호, 상기 제1스캔벡터 및 상기 제2스캔벡터중 선택된것, 및 제2클록펄스를 수신하고, 상기 정상 인터페이스 신호, 상기 제1스캔벡터, 및 상기 제2스캔벡터중 선택된 상기에 수신된 것을 조건부로 출력하는 상기 제2멀티플렉서에 연결된 제2래치, e)입력으로서 상기 정상 인터페이스 신호, 상기 제1스캔벡터 및 상기 제2스캔벡터중 선택된것, 및 제3클록펄스를 수신하고, 상기 정상 인터페이스 신호, 상기 제1스캔벡터, 및 상기 제2스캔벡터중 선택된 상기에 수신된 것을 조건부로 출력하는 상기 제2래치에 연결된 제3래치, 및 f)입력으로서 상기 정상 인터페이스 신호와 상기 제1스캔벡터중 선택된것, 상기 제1 및 제2스캔벡터중 선택된것, 및 스캔모드를 수신하고, 상기 제2스캔모드가 어서트되면 상기 제2스캔벡터를 조건부로 출력하고, 그렇지 않으면 상기 정상 인터페이스 신호 및 상기 제1스캔벡터 중 상기 선택된 것을 조건부로 출력하는 상기 제1및 제3래치에 연결된 제3멀티플렉서로 구성되며, 상기 제1스캔벡터는 상기 제1도메인을 위한 스캔벡터이고 상기 제2스캔벡터는 상기 제2도메인의 스캔벡터인 것을 특징으로 하는 장치.
- 제1항에 있어서, 상기 제1및 제2도메인은 각각 상승에지 및 하강에지 도메인이고, 상기 제1, 제2및 제3래치는 상기 제1및 제3클록펄스가 저로 가고, 제2클록펄스가 고로 갈때 개방되어 출력하고, 상기 제1및 제3클록펄스는 상기 제2클록펄스의 동일한 반전된 클록펄스인 것을 특징으로 하는 장치.
- 제1항에 있어서, 상기 제1및 제2도메인은 각각 하강에지 및 상승에지 도메인하고, 상기 제1, 제2 및 제3래치는 상기 제1및 제3클록펄스가 고로가고, 제2클록펄스가 저로 갈때 개방되어 출력하고, 상기 제1및 제3클록펄스는 동일한 클록펄스이고, 상기 제2클록펄스는 상기 동일한 클록펄스의 반전된 클록펄스인 것을 특징으로 하는 장치.
- 플립-플롭에 대하여 서로 마주한 에지클록을 가진 제1및 제2도메인을 포함하는 순차로직설계에 있어서, 상기 제1및 제2도메인 상이 제어 및 관측가능한 경계점을 정하는 방법은, a)입력으로서 정상 인터페이스 신호, 제1스캔벡터, 및 제1스캔 인에이블 지시자를 수신하고, 상기 제1스캔 인에이블 지시자가 어서트되지 않으면 상기 정상 인터페이스 신호를 출력하고 그렇지 않으면 상기 제1스캔벡터를 출력하는 단계, b)입력으로서 상기 정상 인터페이스 신호와 상기 제1스캔벡터중 선택된것, 및 제1클록펄스를 수신하고, 상기 정상 인터페이스 신호와 상기 제1스캔벡터중 선택된 상기에 수신된 것을 조건부로 출력하는 단계, c)입력으로서 상기 정상 인터페이스 신호와 상기 제1스캔벡터중 상기 선택된것, 제2스캔벡터, 및 상기 제1스캔모드를 수신하고, 상기 제1스캔모드가 어서트되면 상기 정상 인터페이스 신호와 상기 제1스캔벡터중 상기 선택된 것을 출력하고, 그렇지 않으면 상기 제2스캔벡터를 출력하는 단계, d)입력으로서 상기 정상 인터페이스 신호, 상기 제1스캔벡터 및 상기 제2스캔벡터중 선택된것, 및 제2클록펄스를 수신하고, 상기 정상 인터페이스 신호, 상기 제1스캔벡터, 및 상기 제2스캔벡터중 선택된 상기에 수신된 것을 조건부로 출력하는 단계, e)입력으로서 상기 정상 인터페이스 신호, 상기 제1스캔벡터 및 상기 제2스캔벡터중 선택된것, 및 제3클록펄스를 수신하고, 상기 정상 인터페이스 신호, 상기 제1스캔벡터, 및 상기 제2스캔벡터중 선택된 상기에 수신된 것을 조건부로 출력하는 단계, 및 f)입력으로서 상기 정상 인터페이스 신호와 상기 제1스캔벡터중 선택된것, 상기 제1 및 제2스캔벡터중 선택된것, 및 스캔모드를 수신하고, 상기 제2스캔모드가 어서트되면 상기 제2스캔벡터를, 그렇지 않으면 상기 정상 인터페이스 신호와 상기 제1스캔벡터중 상기 선택된 것을 조건부로 출력하는 단계로 구성되며, 상기 제1스캔벡터는 상기 제1도메인을 위한 스캔벡터인 것을 특징으로 하는 방법.
- 제4항에 있어서, 상기 제1및 제2도메인은 각각 상승에지 및 하강에지 도메인이고, 상기 제1, 제2 및 제3래치는 상기 제1, 제2및 제3래치는 상기 제1, 제2및 제3클록펄스가 고로가고 제2클록펄스가 저로갈때 개방되어 출력하고, 상기 제1및 제3클록펄스는 상기 제2클록펄스의 동일한 반전된 클록펄스인 것을 특징으로 하는 방법.
- 제4항에 있어서, 상기 제1및 제2도메인은 각각 하강에지 및 상승에지 도메인이고, 상기 제1, 제2및 제3래치는 상기 제1, 제2및 제3클록펄스가 저로가고, 제2클록펄스가 고로갈때 개방되어 출력되고, 상기 제1및 제3클록펄스는 동일한 클록펄스이고, 상기 제2클록펄스는 상기 동일한 클록펄스의 반전된 클록펄스인 것을 특징으로 하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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EP0965850A1 (en) * | 1998-06-17 | 1999-12-22 | Lucent Technologies Inc. | Scan test method for multiple clocks integrated circuit |
GB9907254D0 (en) * | 1999-03-29 | 1999-05-26 | Sgs Thomson Microelectronics | Synchronous data adaptor |
US6393592B1 (en) * | 1999-05-21 | 2002-05-21 | Adaptec, Inc. | Scan flop circuitry and methods for making the same |
GB9925593D0 (en) * | 1999-10-28 | 1999-12-29 | Sgs Thomson Microelectronics | Clock generator circuit |
US6598191B1 (en) * | 1999-11-23 | 2003-07-22 | Hewlett-Packard Development Companay, L.P. | Verification of asynchronous boundary behavior |
EP1205759A1 (en) * | 2000-11-13 | 2002-05-15 | Lucent Technologies Inc. | Method for achieving scan testability of an integrated circuit including multiple clock domain |
US7640151B2 (en) * | 2004-03-30 | 2009-12-29 | Broadcom Corporation | Asynchronous clock domain crossing jitter randomiser |
US20080126898A1 (en) * | 2006-11-27 | 2008-05-29 | Kamlesh Pandey | System and method for generating on-chip individual clock domain based scan enable signal used for launch of last shift type of at-speed scan testing |
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US8645778B2 (en) | 2011-12-31 | 2014-02-04 | Lsi Corporation | Scan test circuitry with delay defect bypass functionality |
US8788896B2 (en) | 2012-01-11 | 2014-07-22 | Lsi Corporation | Scan chain lockup latch with data input control responsive to scan enable signal |
US8726108B2 (en) | 2012-01-12 | 2014-05-13 | Lsi Corporation | Scan test circuitry configured for bypassing selected segments of a multi-segment scan chain |
EP2747289B1 (en) * | 2012-12-21 | 2015-07-15 | Huawei Technologies Co., Ltd. | Synchronizer circuit and method for synchronizing components using different clock signals |
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