KR970008212A

KR970008212A - 에이에스아이씨(asic)의 램 매크로(ram macro) 회로

Info

Publication number: KR970008212A
Application number: KR1019950022306A
Authority: KR
Inventors: 안현식
Original assignee: 구자홍; Lg 전자주식회사
Priority date: 1995-07-26
Filing date: 1995-07-26
Publication date: 1997-02-24

Abstract

본 발명은 ASIC(Application Specific Integrated Circuit) 의 고속 RAM에 관한 것으로서, 종래에는 ASIC의 RAM 매크로 회로는 ASIC 내에 RAM을 넣고 설계시, RAM 만 가지고는 RAM의 테스트를 할 수 없으며 시스템로직에서 라이트(Write) 및 리드(Read)가 동시에 발생할 경우에 시스템 클럭(Clock)동기에 맞춰 데이타를 라이트(Write)하고 바로 상기 데이터를 리드(Read)할 수가 없는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 RAM의 테스트 회로를 구성하므로서, RAM 자체에 대한 테스트 벡터(Vector)를 만들어 RAM의 테스트가 가능하도록 하면서, 라이트(Wite) 및 리드(Read)가 동시에 발생될 경우, 라이트 데이타를 직접 리드할 수 있도록 하면서, 다른 시스템 로직(Logic)과 동기를 맞추어 주어 보다 안정된 회로가 구성되며, ASIC 칩(chip)의 성능향상을 이루는 에이에스아이씨(ASIC)의 램 매크로(RAM MACRO)회로이다.

Description

에이에스아이씨(ASIC) 의 램 매크로(RAM MACRO)회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명 의 매크로 회로의 구성을 보인 블럭도. 제2도는 본발명 테스트부의 구성을 보인 회로도, 제3도는 본 발명 비교부의 구성을 보인 회로도.

Claims

에이에스아이씨(ASIC : Application Specific Integrated Circuit)에 내장된 램(RAM)(1)과, 상기 RAM(1)을 테스트하기 위해 일정신호(SEL[0])(MTM)를 출력시키는 RAM테스트부(2)와 상기 RAM테스트부(2)에서 출력된 일정신호(MTM)의 제어에 따라 입력된 라이트 어드레스 버스(WA; Write Address Bus)또는 테스트 어드레스 버스(TA ; Test Address Bus)를 선택하도록 스위칭 동작하는 제1멀티 플렉스(3)와, 상기 RAM테스트부(2)에서 출력된 일정신호(MTM)의 제어에 따라 입력된 리드 어드레스 버스(RA; Read Address Bus)또는 테스트 어드레스 버스(TA)를 선택하도록 스위칭 동작하는 제2멀티 플렉스(4)와, 상기 RAM 테스트부(2)에서 출력된 일정신호(MTM) 의 제어에 따라 데이타 버스(D ; Data bus) 또는 테스트 버스(TD ; Test Data Bus)를 선택하도록 스위칭 동작하는 제3멀티 플렉스(5)와, 클럭신호(CK)의 제어에 따라, 상기 제1멀티 플렉스(3)에서 선택되어 출력된 라이트 어드레스 버스(WA)를 래치(Lach)시켜 비교부(14)및 RAM(1) 의 입력단자(I₁)로 출력시키는 제1플립플롭(6)과, 상기 클럭신호(CK)의 제어에 따라 제3멀티 플렉스(5)에서 선택되어 출력된 데이타 버스(D)를 래치시켜 RAM(1)의 입력단자(I₃) 및 제6멀티 플렉스(17)로 출력시키는 제2플립플롭(7)과, 라이트 인에이블 신호(WE: Write Enable)가 입력되면서 상기 클럭신호(CK)의 제어에 따라 래치 동작하여 비교부(14) 및 제1낸드 게이트(NAND)(10)에 라이트 인에이블 신호(WEFFQ)를 출력시키는 제3플립플롭(8)과, 상기 클럭신호(CK) 를 지연시키는 지연부(9)와, 상기 지연부(9)에 의해 지연된 클럭신호(CK) 및 제3플립플롭(8)에서 래치되어 출력된 라이트 인에이블신호(WEFFQ)를 논리조합하여 제4멀티플렉스(13)에 출력시키는 제1낸드 게이트(10)와, 입력되는 테스트 라이트 인에이블 신호(TWE ; Test Write Enable)를 반전시키는 제1인버터(11)와 상기 제1인버터(11)에 의해 반전된 테스트 라이트 인에이블 신호(TWE)및 RAM 테스트부(2)에서 출력된 일정신호(SEL[0])를 논리조합하여 제4멀티 플렉스(13)에 출력시키는 제2낸드 게이트(12)와, RAM 테스트부(2)에서 출력된 일정신호(MTM)의 제어에 따라 상기 제1및 제2낸드 게이트(10)(12)에서 논리조합되어 출력된 신호를 스위칭하여 라이트 인에이블신호(WEFFQ)를 RAM입력단(I₄)에 입력시키는 제4멀티 플렉스(13)와, 제3플립플롭(8)에서 출력된 라이트 인에이블 신호(WEFFQ)가 입력되면서, 상기 제2멀티 플렉스(4)에서 선택되어 출력된 리드 어드레스(RAC)및 제1플립플롭(6)에서 래치되어 출력된 라이트 어드레스(WAC)를 비교한 비교신호(comp)를 출력시키는 비교부(14)와, RAM테스트부(2)에서, 출력된 일정신호(MTM)를 반전시키는 제2인버터(15)와, RAM 테스트부(2)에서 출력된 일정신호(MTM)의 제어에 따라 상기 제2인버터(15)에서 반전된 일정신호(MTM)또는 비교부(14)에서 비교출력된 비교신호(comp)를 선택하도록 스위칭 동작하여 제6멀티 플렉스(17)에 선택(Select)신호를 출력시키는 제5멀티 플렉스(16)와, 상기 제5멀티 플렉스(16)의 선택신호의 제어에 따라 제2플립플롭(7)에서 래치되어 출력된 데이타 버스(D)또는 RAM(1)의 출력단(DO)에서 출력된 일정데이터를 선택하도록 스위칭 동작하는 제6멀티플렉스(17)로 구성된 에이에스아이씨(ASIC)의 램 매크로(RAM MACRO)회로.
제1항에 있어서, RAM 테스트부(2)는 테스트신호(TESTSET)의 제어에 따라 입력되는 제1신호(A_O)를 래치하여 일정신호(MTM)를 회로 각부에 출력시키는 제4플립플롭(18)과, 상기 테스트신호(TESTSET)의 제어에 따라 입력되는 제2 및 제3신호(A1)(A2)를 래치하여 디코더(21)에 출력시키는 제5및 제6플립플롭(19)(20)과, 상기 제5 및 제6플립플롭(19)(20)에서 래치되어 출력된 제1 및 제2신호(A₁)(A₂)에 따라 일정신호(SEL[0])를 제2낸드 게이트(12)에 출력시키는 디코더(21)로 구성된 것을 특징으로 하는 에이에스아이씨(ASIC)의 램 매크로(RAM MACRO)회로.
제1항에 있어서, 비교부(14)는 입력되는 라이트 어드레스(WAC)및 리드어드레스(RAC)를 비교하는 제1내지 제7익스크루시브(Exclusive) 노아게이트(NOR)(22∼28)와, 상기 제1내지 제4익스크루시브 노아게이트(22∼25)에서 비교 출력된 라이트 어드레스(WAC)및 리드어드레스(RAC)를 논리조합하는 제1앤드게이트(AND)(29)와, 제3플립플롭(8)에서 출력된 라이트 인에니블신호(WEFFQ)및 상기 제1앤드게이트(29)에서 논리조합되어 출력된 어드레스와 제5 내지 제7익스크루시부 노아게이트(26∼28)에서 비교출력된 신호를 논리조합하여 비교신호(comp)를 출력시키는 제2앤드게이트(30)로 구성된 것을 특징으로 하는 에이에스아이씨(ASIC)의 램 매크로(RAM MACRO)회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.