KR930002804B1 - 수지밀봉형 반도체장치 - Google Patents

수지밀봉형 반도체장치 Download PDF

Info

Publication number
KR930002804B1
KR930002804B1 KR1019900007349A KR900007349A KR930002804B1 KR 930002804 B1 KR930002804 B1 KR 930002804B1 KR 1019900007349 A KR1019900007349 A KR 1019900007349A KR 900007349 A KR900007349 A KR 900007349A KR 930002804 B1 KR930002804 B1 KR 930002804B1
Authority
KR
South Korea
Prior art keywords
chip
semiconductor chip
semiconductor device
semiconductor
resin
Prior art date
Application number
KR1019900007349A
Other languages
English (en)
Other versions
KR900019207A (ko
Inventor
도시오 이시가미
Original Assignee
가부시키 가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키 가이샤 도시바, 아오이 죠이치 filed Critical 가부시키 가이샤 도시바
Publication of KR900019207A publication Critical patent/KR900019207A/ko
Application granted granted Critical
Publication of KR930002804B1 publication Critical patent/KR930002804B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H01L2224/32505—Material outside the bonding interface, e.g. in the bulk of the layer connector
    • H01L2224/32506—Material outside the bonding interface, e.g. in the bulk of the layer connector comprising an eutectic alloy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

내용 없음.

Description

수지밀봉형 반도체장치
제 1 도는 본 발명의 1실시예에 따른 수지밀봉형 반도체 장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 방열핀 2 : 땜납
3, 3' : 전력소자칩 4 : 절연페이스트
5 : 리드프레임 6 : 합금
7 : 도전성접착제 8 : 논리소자
9 : 배선 10 : 수지
15 : 제 2 패드부 5 : 제 3 패드부
[산업상의 이용분야]
본 발명은 수지밀봉형 반도체장치에 관한 것으로, 특히 다중칩방식의 수지밀봉형 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 수지밀봉형 반도체장치인 패키지의 하나로 복수개의 반도체칩을 탑재한 다중칩방식의 수지밀봉형 반도체장치가 알려져 있다.
이와 같은 다중칩방식의 수지밀봉형 반도체장치는 통상 통전전류가 적은 논리소자칩만을 복수개 탑재하거나, 또는 통전전류가 큰 전류소자칩만을 복수개 탑재하고 있다. 즉, 이들 복수개의 반도체칩에 있어서 종래에는 동일품종의 반도체칩끼리 탑재하는 구조로 되어 있었다.
이와 같은 다중칩방식에서는 탑재할 반도체칩을 통전전류의 대소로 구별하고, 동일품종으로 1패키지화하고 있는 이유로는 이하와 같은 것을 들 수 있다.
우선, 통전전류가 큰 전력소자칩에서는 발생되는 열을 방열시키기 위한 방열핀(放熱Fin)이 필요하며, 이를 반도체칩의 공통의 탑재영역(패드부)으로 사용하고 있다. 이 때문에 복수의 반도체칩의 위치를 적절히 배치하기 위해서는 동일품종의 칩을 탑재할 필요가 있다. 또, 패드부인 방열핀상에 관통전류가 작은 논리소자를 탑재하게 되면 전력소자에서 발생되는 열의 영향을 받아 논리소자의 특성열화 및 특성 변동이 초래된다.
더욱이, 상기 패드부인 방열핀은 통상 도체여서 복수의 반도체칩을 서로 절연시키기가 곤란하다. 이점에 있어서는 절연기판을 사용하거나 절연패드를 사용해서 반도체칩을 방열핀상에 고정시키는 방법도 있다. 예컨데, 전력소자+전력소자의 다중칩방식의 수지밀봉형 반도체장치에서는 전자의 방식이 고려되는데 절연기판을 사용하려면 제조비용이 증대되는 문제점이 생기고 있어 저가격제품의 제공이 어렵다. 한편, 후자의 방식은 절연패드를 사용하기 때문에 반도체칩의 뒷면으로부터 전극을 인출할 수 없게 된다.
또, 패드부상에 반도체칩을 고정시키는 수단으로서 우선 전력소자칩에서는 발생되는 열이 많고 뒷면으로부터 전극을 인출할 필요가 있는 등의 이유로 오믹특성, 열전도특성면에 있어서 우수한 땝납법, 합금법에 의한 다이본딩(die bonding) 방식이 이용되고 있다. 한편, 논리소자칩에 있어서는 발열량이 적고, 또 보다 저렴한 제품으로 만들기 위해 도전성접착제에 의한 접착이 이용되고 있다. 따라서 임의로 전력소자칩+논리소자칩의 다중칩방식의 수지밀봉형 반도체장치를 구성한 경우를 생각해 보면, 다이본딩방식이 다르기 때문에 조립공정이 복잡해지고 제조비용의 증대가 초래되는 이외에 도전성접착제가 열에 약해서 접착제의 열화 및 특성변경이 초래된다.
또, 다이본딩방식을 동일화하는 경우에도 특성의 저하나 제조비용의 증대가 초래된다.
이상과 같은 이유로 종래에는 전력소자칩+논리소자칩의 다중칩방식의 수지밀봉형반도체장치는 실현하기 곤란하였다.
또, 전력소자칩+전력소자칩의 다중칩방식의 수지밀봉형 반도체장치는 절연기판 등을 사용할 필요가 있어 고가의 제품으로되고, 다른 품종의 전력소자칩을 탑재하기 곤란하였다.
[발명의 목적]
본 발명은 상기와 같은 문제점을 감안해서 발명된 것으로 다른 품종의 복수개의 전력소자칩, 혹은 복수개의 전력소자칩과 적어도1개의 논리소자칩을 동시에 혼재시킬 수 있는 다중칩방식의 수지밀봉형 반도체장치를 낮은 제조비용 즉, 저가격으로 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 수지밀봉형 반도체장치는 도전성을 띤 제 1 반도체칩탑재영역과, 금속제리드프레임, 복수의 반도체칩을 구비한 수지밀봉형 반도체장치에 있어서, 상기 금속제 리드프레임의 일부를 구부려서설치한 제 2 반도체칩탑재영역을 구비하고 있고, 이 제 2 반도체칩탑재영역과 상기 제 1 반도체칩탑재영역이 전기적으로 분리된 상태이지만 열적으로는 연결되어 구성된다.
또, 상기 금속제 리드프레임의 일부에 상기 제 1 반도체칩 영역과 전기적으로 분리되고, 또 열적으로도 분리된 제 2 반도체칩탑재영역이 설치된 구성으로 되어 있다.
또, 상기 제 1 반도체칩탑재영역은 방열기능을 갖고 있다.
[작용]
상기와 같이 구성된 수지밀봉형 반도체장치에 있어서는 통전전류가 큰 제 1 반도체칩을 예컨대 방열기능을 갖춘 제 1 반도체칩탑재영역에 탑재할 수 있다. 더욱이, 통전전류가 큰 제 2 반도체칩을 금속제 리드프레임의 일부를 구부려서 설치한 제 2 반도체칩탑재영역에 예컨대 방열기능을 갖춘 제 1 반도체칩탑재영역과 전기적으로 절연된 상태에서 연결하고 있기 때문에 상기 제 1 반도체칩과 상호간에 절연되면서 방열은 가능한 상태로 탑재할 수 있다.
또, 통전전류가 적은 제 3 반도체칩도 금속제 리드프레임의 일부에 설치된 제 3 반도체칩탑재영역이 상기 제 1 반도체칩탑재영역과 전기적으로 절연되어 있고 연결은 되어 있지 않으므로 상기 제1 및 제 2 반도체칩과 상호간에 절연, 또 열의 영향을 받지 않는 상태로 제3반도체칩탑재영역에 탑재할 수 있다.
[실시예]
이하, 도면을 참조해서 본 발명의 1실시예에 따른 수지밀봉형 반도체장치에 대해서 설명한다.
제 1 도는 본 발명의 1실시예에 따른 수지밀봉형 반도체장치의 단면도이다. 제 1 도에 나타낸 바와 같이, 반도체칩을 탑재한 제 1 패드부인 방열핀(1)상에는, 예컨대 땜납(2)에 의해 통전전류가 큰 제 1 전력소자칩(3)이 탑재, 고정되어 있다.
한편, 리드프레임(5)을 눌러 구부린 형상으로 설치된 제 2 패드부(15)상에는 예컨대 고온다이본딩에 의해 제 2 전력소자칩(3')이 탑재, 고정되어 있다. 고온다이본딩에 사용된 예컨대 Au-Si합금은 도면에 참조부호 6으로 나타내었다. 상기 제 1 패드부[방열핀(1)]와 제 2 패드부(15)는 예컨대 절연페이스트(4)에 의해 전기적으로 절연되어 있다. 더욱이 또 한쪽의 리드프레임(5)상에는 이를 제 3 패드부(25)로 해서 통전전류가 적은, 예컨대 논리소자칩(8)이 예컨대 은페이스트인 도전성접착제(7)에 의해 탑재, 고정되어 있다. 또, 각 반도체칩(3, 3', 8)에는 각각 배선(9)이 접속되고, 이들의 주변은 수지(10)로 밀봉되어 있다.
이와 같은 구조의 수지밀봉형 반도체장치에 있어서는 방열핀(1 ; 제 1 패드부)상에 탑재되어 있는 제 1 전력소자칩(3)과 리드프레임(5)를 눌러 구부린 형상으로 설치된 제 2 패드부(15)상에 탑재되어 있는 제 2 전력소자칩(3')을 절연기판을 사용하지 않고도 전기적으로 분리할 수 있다. 이들 전력소자칩(3, 3')의 방열경로를 설명하면, 우선 제 1 전력소자칩(3)에서 발생된 열은 방열핀(1)을 매개로 방열된다. 한편, 제 2 전력소자칩(3')에서 발생된 열은 방열핀(1) 및 리드프레임(5)을 매개로 방열된다. 여기서, 제 2 전력소자칩(3')의 방열시에 절연페이스트(4)를 내열성 및 열전도성이 우수한 물질로 사용하면, 본 발명에 유효함은 물론이다.
더욱이 이들 전력소자칩(3, 3')은 각각 전기적으로 분리된 패드부에 탑재되므로 다른 품종의 전력소자칩을 탑재할 수 있다. 또 전력소자칩(3, 3')을 땝납, 혹은 합금을 사용하는 고온다이본딩에 의해서 고정시키므로 각각의 전력소자칩(3, 3')의 뒷면으로부터 예컨대 전극 등을 인출하거나 하는 것이 가능해진다. 이로부터 다른 품종의 전력소자를 복수개 탑재하는 다중칩방식의 수지밀봉형 반도체장치를 저렴한 제공비용으로 제공할 수 있게 된다.
또, 상기 1실시예에서는 전력소자칩(3, 3')이외에 통전전류가 적은 논리소자칩(8)을 탑재하고 있다. 이는 리드프레임(5)상에 설치된 제 3 패드부(25)를 이용함으로써 논리소자칩(8)을 전력소자(3, 3')와 함께 탑재할 수 있기 때문이다. 예컨대 종래에는 특히 논리소자칩을 고정하는 수단의 하나인 도전성잡착제가 온도에 의해 접착특성이 열화되고, 논리소자의 특성도변동 및 열화되는 문제점이 있어서 전력소자와 동시에 혼재시킬 수 없었다. 그런데, 상술한 바와 같이 리드프레임(5)을 패드부(25)로 이용함에 따라 열적이나 전기적으로 상기 전력소자칩(3, 3')을 탑재한 제1 및 제 2 패드부(1, 15)와 분리시킬 수 있다. 이와 같이 전력소자칩(3, 3')을 탑재한 제1 및 제 2 패드부(1, 15)와 논리소자칩(8)을 탑재한 제 3 패드부(25)를 열적이나 전기적으로 분리시킴으로써 관통전류가 적은 논리소자칩(8)과 전력소자칩(3, 3')을 동시에 혼재시킬 수 있게 된다.
이와 같이 다른 품종의 전력소자(3, 3')와 논리소자(8)를 동시에 혼재시키면, 예컨대 모터와 같은 전기적 구동부품으로부터 예컨대 CPU와 같은 연산기능을 갖는 것도 구동이 가능한 고기능의 수지밀봉형 반도체장치를 제공할 수 있게 된다. 또, 이러한 고기능의 수지밀봉형 반도체장치이지만 본 발명에 의하면 낮은 제조비용, 즉 저가격으로 제공할 수 있게 된다.
단, 상기 1실시예에서는 DIP형의 수지밀봉형 반도체장치를 예로 들어 설명하였지만, 본 발명은 DIP형에 한정되지 않으며 예컨대 SIP형에서도 좋다. 더욱이 리드(핀)을 인출하는 방향을 3방향이나 4방향(예컨대 QFP형), 혹은 그 이상으로 해도 본 발명을 적용시킬 수 있음은 물론이다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 의하면, 다른 품종의 복수개의 전력소자칩 혹은 다른 품종의 복수개의 전력소자칩과 적어도 1개의 논리소자칩이 탑재된 다중칩방식의 수지밀봉형 반도체장치를 낮은 제조비용, 즉 저가격으로 제공할 수 있게 된다.

Claims (3)

  1. 도전성을 띤 제 1 반도체칩탑재영역(1)과, 금속제 리드프레임(5), 복수의 반도체칩(3, 3', 8)을 구비한 수지밀봉형 반도체장치에 있어서, 상기 금속제 리드프레임(5)의 일부를 구부려서 설치한 제 2 반도체칩탑재영역(15)을 구비하고 있고, 이 제 2 반도체칩탑재영역(15)과 상기 제 1 반도체칩탑재영역(1)이 전기적으로 분리된 상태이고 열적으로는 연결된 것을 특징으로 하는 수지밀봉형 반도체장치.
  2. 제 1 항에 있어서, 다른 금속제 리드프레임(5)이 설치되고, 이 다른 금속제 리드프레임(5)상에 상기 제 1 반도체칩탑재영역(1)과 전기적으로 분리되고, 또 열적으로도 분리된 제 3 반도체칩탑재영역(25)이 설치된 것을 특징으로 하는 수지밀봉형 반도체장치.
  3. 제 1 항 또는 2항에 있어서, 상기 제 1 반도체칩탑재영역(1)이 방열기능을 갖는 것을 특징으로 하는 수지밀봉형 반도체장치.
KR1019900007349A 1989-05-22 1990-05-22 수지밀봉형 반도체장치 KR930002804B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP128313/89 1989-05-22
JP1128313A JPH0671061B2 (ja) 1989-05-22 1989-05-22 樹脂封止型半導体装置
JP1-128313 1989-10-31

Publications (2)

Publication Number Publication Date
KR900019207A KR900019207A (ko) 1990-12-24
KR930002804B1 true KR930002804B1 (ko) 1993-04-10

Family

ID=14981686

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900007349A KR930002804B1 (ko) 1989-05-22 1990-05-22 수지밀봉형 반도체장치

Country Status (5)

Country Link
US (1) US5057906A (ko)
EP (1) EP0399447B1 (ko)
JP (1) JPH0671061B2 (ko)
KR (1) KR930002804B1 (ko)
DE (1) DE69011414T2 (ko)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5049973A (en) * 1990-06-26 1991-09-17 Harris Semiconductor Patents, Inc. Heat sink and multi mount pad lead frame package and method for electrically isolating semiconductor die(s)
US5367766A (en) * 1990-08-01 1994-11-29 Staktek Corporation Ultra high density integrated circuit packages method
US5377077A (en) * 1990-08-01 1994-12-27 Staktek Corporation Ultra high density integrated circuit packages method and apparatus
US5446620A (en) 1990-08-01 1995-08-29 Staktek Corporation Ultra high density integrated circuit packages
US5475920A (en) * 1990-08-01 1995-12-19 Burns; Carmen D. Method of assembling ultra high density integrated circuit packages
WO1992003035A1 (en) * 1990-08-01 1992-02-20 Staktek Corporation Ultra high density integrated circuit packages, method and apparatus
JP3074736B2 (ja) * 1990-12-28 2000-08-07 富士電機株式会社 半導体装置
JP2857725B2 (ja) * 1991-08-05 1999-02-17 株式会社日立製作所 樹脂封止型半導体装置
US5448450A (en) * 1991-08-15 1995-09-05 Staktek Corporation Lead-on-chip integrated circuit apparatus
JPH05218233A (ja) * 1992-02-06 1993-08-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2708320B2 (ja) * 1992-04-17 1998-02-04 三菱電機株式会社 マルチチップ型半導体装置及びその製造方法
JP2850640B2 (ja) * 1992-04-28 1999-01-27 株式会社デンソー 混成集積回路装置
US5702985A (en) * 1992-06-26 1997-12-30 Staktek Corporation Hermetically sealed ceramic integrated circuit heat dissipating package fabrication method
US5484959A (en) * 1992-12-11 1996-01-16 Staktek Corporation High density lead-on-package fabrication method and apparatus
US6205654B1 (en) 1992-12-11 2001-03-27 Staktek Group L.P. Method of manufacturing a surface mount package
US5369056A (en) * 1993-03-29 1994-11-29 Staktek Corporation Warp-resistent ultra-thin integrated circuit package fabrication method
US5644161A (en) * 1993-03-29 1997-07-01 Staktek Corporation Ultra-high density warp-resistant memory module
US5801437A (en) * 1993-03-29 1998-09-01 Staktek Corporation Three-dimensional warp-resistant integrated circuit module method and apparatus
US5969414A (en) * 1994-05-25 1999-10-19 Advanced Technology Interconnect Incorporated Semiconductor package with molded plastic body
US5615475A (en) * 1995-01-30 1997-04-01 Staktek Corporation Method of manufacturing an integrated package having a pair of die on a common lead frame
US5541453A (en) * 1995-04-14 1996-07-30 Abb Semiconductors, Ltd. Power semiconductor module
EP0757442A3 (en) * 1995-07-31 1998-12-30 Delco Electronics Corporation Ignition coil driver module
US6025642A (en) * 1995-08-17 2000-02-15 Staktek Corporation Ultra high density integrated circuit packages
US6066890A (en) * 1995-11-13 2000-05-23 Siliconix Incorporated Separate circuit devices in an intra-package configuration and assembly techniques
JP3516789B2 (ja) * 1995-11-15 2004-04-05 三菱電機株式会社 半導体パワーモジュール
DE19543920C2 (de) * 1995-11-24 2000-11-16 Eupec Gmbh & Co Kg Leistungshalbleiter-Modul
JP3540471B2 (ja) * 1995-11-30 2004-07-07 三菱電機株式会社 半導体モジュール
JPH09199645A (ja) * 1996-01-17 1997-07-31 Mitsubishi Electric Corp 半導体装置および半導体モジュール
US5945732A (en) 1997-03-12 1999-08-31 Staktek Corporation Apparatus and method of manufacturing a warp resistant thermally conductive integrated circuit package
US6572387B2 (en) 1999-09-24 2003-06-03 Staktek Group, L.P. Flexible circuit connector for stacked chip module
KR100342589B1 (ko) * 1999-10-01 2002-07-04 김덕중 반도체 전력 모듈 및 그 제조 방법
KR100370231B1 (ko) * 2000-06-13 2003-01-29 페어차일드코리아반도체 주식회사 리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지
DE10041079A1 (de) * 2000-08-22 2002-03-14 Osram Opto Semiconductors Gmbh Lasermodul mit Ansteuerschaltung
US6608763B1 (en) 2000-09-15 2003-08-19 Staktek Group L.P. Stacking system and method
KR100403608B1 (ko) * 2000-11-10 2003-11-01 페어차일드코리아반도체 주식회사 스택구조의 인텔리젠트 파워 모듈 패키지 및 그 제조방법
JP4286465B2 (ja) * 2001-02-09 2009-07-01 三菱電機株式会社 半導体装置とその製造方法
US6462408B1 (en) 2001-03-27 2002-10-08 Staktek Group, L.P. Contact member stacking system and method
KR100867573B1 (ko) * 2001-06-11 2008-11-10 페어차일드코리아반도체 주식회사 열방출 능력이 개선된 전력용 모듈 패키지 및 그 제조 방법
KR100799562B1 (ko) * 2002-03-25 2008-01-31 페어차일드코리아반도체 주식회사 반도체 전력 모듈 및 그 제조방법
US7145223B2 (en) * 2002-05-22 2006-12-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US6892578B2 (en) * 2002-11-29 2005-05-17 Hitachi Metals Ltd. Acceleration sensor
US6775145B1 (en) * 2003-05-14 2004-08-10 Cyntec Co., Ltd. Construction for high density power module package (case II)
JP2005005681A (ja) * 2003-05-20 2005-01-06 Sharp Corp 半導体発光装置およびその製造方法
US7019394B2 (en) * 2003-09-30 2006-03-28 Intel Corporation Circuit package and method of plating the same
JP4100332B2 (ja) * 2003-11-12 2008-06-11 株式会社デンソー 電子装置およびその製造方法
US7109822B2 (en) * 2004-02-26 2006-09-19 Bae Systems Information And Electronic Systems Integration Inc. Method and apparatus for rapid prototyping of monolithic microwave integrated circuits
TW200631154A (en) * 2004-11-03 2006-09-01 Koninkl Philips Electronics Nv Inner bridges for chip-to-chip interconnections in a multi-chip IC package
DE112006003866B4 (de) * 2006-03-09 2019-11-21 Infineon Technologies Ag Eine elektronische Mehrfachchip-Baugruppe mit reduzierter Spannung und Verfahren zu deren Herstellung
JP4335263B2 (ja) * 2007-02-07 2009-09-30 ソニー株式会社 半導体装置および半導体装置の製造方法
KR101469770B1 (ko) * 2007-11-21 2014-12-09 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
US7633143B1 (en) * 2008-09-22 2009-12-15 Powertech Technology Inc. Semiconductor package having plural chips side by side arranged on a leadframe
CN102340233B (zh) * 2010-07-15 2014-05-07 台达电子工业股份有限公司 功率模块
CN102339818B (zh) * 2010-07-15 2014-04-30 台达电子工业股份有限公司 功率模块及其制造方法
US9287765B2 (en) 2010-07-15 2016-03-15 Delta Electronics, Inc. Power system, power module therein and method for fabricating power module
US8581416B2 (en) * 2011-12-15 2013-11-12 Semiconductor Components Industries, Llc Method of forming a semiconductor device and leadframe therefor
US8847385B2 (en) * 2012-03-27 2014-09-30 Infineon Technologies Ag Chip arrangement, a method for forming a chip arrangement, a chip package, a method for forming a chip package
EP2680305A3 (en) * 2012-06-29 2014-02-26 Samsung Electro-Mechanics Co., Ltd Semiconductor package
WO2016157394A1 (ja) * 2015-03-30 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1614865A1 (de) * 1967-09-27 1970-12-23 Telefunken Patent Optoelektronische Halbleiteranordnung
US3820153A (en) * 1972-08-28 1974-06-25 Zyrotron Ind Inc Plurality of semiconductor elements mounted on common base
DE2510982A1 (de) * 1975-03-13 1976-09-30 Bosch Gmbh Robert Hybrides halbleiterbauelement
US4518982A (en) * 1981-02-27 1985-05-21 Motorola, Inc. High current package with multi-level leads
IT1222152B (it) * 1987-07-28 1990-09-05 Sgs Microelettronica Spa Dispositivo a piu' piastrine di materiale in contenitore di metallo e resina
JPH064595Y2 (ja) * 1988-02-24 1994-02-02 日本電気株式会社 ハイブリッドｉｃ

Also Published As

Publication number Publication date
DE69011414D1 (de) 1994-09-15
EP0399447A3 (en) 1991-01-09
EP0399447A2 (en) 1990-11-28
EP0399447B1 (en) 1994-08-10
JPH0671061B2 (ja) 1994-09-07
KR900019207A (ko) 1990-12-24
US5057906A (en) 1991-10-15
JPH02306656A (ja) 1990-12-20
DE69011414T2 (de) 1995-01-26

Similar Documents

Publication Publication Date Title
KR930002804B1 (ko) 수지밀봉형 반도체장치
US7884455B2 (en) Semiconductor device
US6330158B1 (en) Semiconductor package having heat sinks and method of fabrication
US4684975A (en) Molded semiconductor package having improved heat dissipation
US6566164B1 (en) Exposed copper strap in a semiconductor package
US7501700B2 (en) Semiconductor power module having an electrically insulating heat sink and method of manufacturing the same
US5598031A (en) Electrically and thermally enhanced package using a separate silicon substrate
US6841866B2 (en) Power semiconductor device
JPH0758277A (ja) 半導体装置
US5939781A (en) Thermally enhanced integrated circuit packaging system
JP2000174180A (ja) 半導体装置
US7566967B2 (en) Semiconductor package structure for vertical mount and method
KR880002260A (ko) 열적으로 향상된 대규모 집적회로 패키지 및 집적회로 다이의 장착방법
US5093713A (en) Semiconductor device package
EP1531494A2 (en) Double-sided multi-chip circuit component
US11646252B2 (en) Semiconductor device including an extension element for air cooling
KR100244826B1 (ko) 반도체장치 및 그 제조방법
JPS6329413B2 (ko)
KR102378171B1 (ko) 커플드 반도체 패키지
JP2690248B2 (ja) 表面実装型半導体装置
JP7484770B2 (ja) 半導体パッケージ
KR100212392B1 (ko) 반도체 패키지
JPH06326236A (ja) 樹脂封止型半導体装置
KR0167281B1 (ko) 비엘피 패키지
JPH02164056A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030401

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee