JPH0758277A - 半導体装置 - Google Patents

半導体装置

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JPH0758277A
JPH0758277A JP5220521A JP22052193A JPH0758277A JP H0758277 A JPH0758277 A JP H0758277A JP 5220521 A JP5220521 A JP 5220521A JP 22052193 A JP22052193 A JP 22052193A JP H0758277 A JPH0758277 A JP H0758277A
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lead
semiconductor
semiconductor device
control element
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Abstract

(57)【要約】 （修正有） 【目的】 発熱量の大きな電力素子から発熱量の小さな
制御素子を遮断し、保証精度の向上を実現したマルチチ
ップパッケージ構造の半導体装置を提供する。 【構成】 複数の半導体素子１を収容し、電気的に接続
されている複数のアウターリード８が導出しているパッ
ケージ７１からなる第１の構体と、半導体素子２を収容
するパッケージ７２と電気的に接続されている複数のア
ウターリ−ド８２が導出している第２の構体とがある。
パッケ−ジ７１は、上部表面に突起１２及びその内部に
達するリ−ド挿入孔９を有し、これにアウターリード８
２を挿入して素子１と素子２とを電気的に接続し、パッ
ケージ７２を突起１２に当接させパッケージ７１と７２
との間に空間１１を設けて、制御素子の環境温度が電力
素子の発熱の影響を殆ど受けなくする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、複数の半導体素子を
有する半導体装置に係り、とくに、１個の制御素子が複
数の電力素子を制御する半導体装置に関するものであ
る。
【０００２】
【従来の技術】前記電力素子は、この半導体装置が駆動
する負荷に電力を供給する半導体素子であり、パワート
ランジスタ、パワーＭＯＳＦＥＴ、ＩＧＢＴなどが知ら
れている。制御素子は、電力素子を制御する半導体素子
であり、制御ＩＣやＣＰＵなどがある。近年、半導体装
置の高密度化、小形化を図るために複数の集積回路素子
や個別半導体素子などの半導体素子のチップ（以下、単
にチップという）を１つのパッケージに収めるマルチチ
ップパッケージが知られている。このタイプのパッケー
ジは、チップ搭載基板としてプリント板などの回路基板
を用いるが、通常は、リードフレームを用いることが多
い。リードフレームは、ＣｕもしくはＣｕを主成分とす
る合金からなり、チップを搭載するアイランド、アイラ
ンドを支持するつりピン及びリードなどを備えている。
この様な回路基板やリードフレームにチップを搭載して
これを樹脂封止することによって所定の回路を構成す
る。図１０及び図１１を参照して従来例であるモータ駆
動用のＨブリッジ回路を構成する半導体装置について説
明する。この回路においてチップは、電力素子４個と制
御素子１個で構成されている。
【０００３】図１０は、半導体装置の平面図であり、図
１１は、図１０のＸ−Ｘ′線（図１１（ａ））及びＹ−
Ｙ′線（図１１（ｂ））に沿う断面図である。この半導
体装置は、チップをリードフレームに搭載して形成され
るものである。リードフレーム３は、各チップに対応し
て５つのチップ搭載用アイランド３２を備えており、周
辺のアイランド３２に電力素子チップ１が半田４などで
接続固定されている。中央のアイランド３２には、制御
素子チップ２が搭載され半田４により固定されている。
リードフレーム３のリード３３を各チップに電気的に接
続するには、各チップに形成した接続電極（図示せず）
とリード３３の１端のインナーリード部分とをＡｕ線な
どのボンディングワイヤ５で接続する。この様にしてリ
ードフレーム３にチップ１、２を搭載してから、リード
フレーム３をＣｕなどの放熱板６と共にモールド成形金
型に装着し、トランスファモールド成型を行って、エポ
キシなどの熱可塑性樹脂７による封止を行い、最後にリ
ードフレーム３の短絡部分の切断と成形を行う。封止樹
脂パッケージ７は、完全にチップ１、２とアイランド３
２を被覆し、放熱板６は、封止樹脂パッケージ７の下に
配置される。
【０００４】この放熱板６は、図示のように、上面及び
側面を封止樹脂パッケージ７で被覆され、下面は、露出
している。リード３３のボンディングワイヤ５が接続さ
れているインナーリード部分は、樹脂封止され、他端の
他の回路と電気的に接続されるアウターリード部分８
は、封止樹脂パッケージ７から露出しており、回路基板
などに取付け易くするために折曲げなどの成形がなされ
ている。
【０００５】
【発明が解決しようとする課題】この様なマルチチップ
パッケージ構造の半導体装置は、同一の封止樹脂パッケ
ージに電力素子と制御素子とが共存しなければならない
場合に問題が生ずる。２種類のチップが存在するため
に、例えば、制御素子の環境温度が通電による電力素子
の発熱の影響を受け、その結果、制御素子の特性が変化
し、最終的には装置全体の各種特性の保証精度が低下し
てしまうことが挙げられる。例えば、制御素子の中で基
準電圧源として使用されているツェナーダイオードのツ
ェナー電圧値や電流検出のための検出抵抗の抵抗値など
は、一般に温度依存性があり、したがって環境温度の上
昇幅が大きければ大きいほど上昇前との特性差は、大き
くなってしまう。本発明は、このような事情によってな
されたものであり、発熱量の大きな電力素子から発熱量
の小さな制御素子を遮断し、保証精度の向上を実現した
マルチチップパッケージ構造の半導体装置を提供するこ
とを目的にしている。
【０００６】
【課題を解決するための手段】本発明は、チップを封止
した第２の構体のパッケージから導出したリードを、複
数のチップを封止した第１の構体のパッケージ上に形成
したリード挿入孔に挿入して、第１の構体のパッケージ
に封止されたリードと接続する事によって各パッケージ
内のチップ間を電気的に接続し、かつ、第２の構体のパ
ッケージを第１の構体のパッケージ上面の突起に当接す
る事によって両パッケージ間に空間を形成することを特
徴としている。即ち、本発明の半導体装置は、複数の半
導体素子を収容し、この半導体素子と電気的に接続され
ている複数のリードが導出しているパッケージからなる
第１の構体と、少なくとも１つのパッケ−ジからなり、
このパッケージは少なくとも１つの半導体素子を収容
し、この半導体素子と電気的に接続されている複数のリ
−ドが導出している第２の構体とを備え、前記第１の構
体のパッケ−ジは上部表面に突起及びその内部に達する
リ−ド挿入孔を有し、前記リード挿入孔に前記第２の構
体のパッケージから導出する前記リードを挿入して前記
第１の構体のパッケージ内の半導体素子と前記第２の構
体のパッケージ内の半導体素子とを電気的に接続し、前
記第２の構体のパッケージを前記突起に当接させること
によって前記第１の構体のパッケージと前記第２の構体
のパッケージとの間には空間を設けることを特徴として
いる。
【０００７】前記第１の構体のパッケージに収容されて
いる半導体素子はこの半導体装置が駆動する負荷に電力
を供給する電力素子であり、前記第２の構体のパッケー
ジに収容されている半導体素子はこの電力素子を制御す
る制御素子であることを特徴とする。前記第１の構体の
パッケ−ジ上面に前記第２の構体のパッケ−ジが載置さ
れ、かつ、前記第２の構体のパッケ−ジが載置される前
記第１の構体のパッケ−ジの領域には、凹部が形成され
るようにしても良い。前記第１の構体のパッケ−ジ上面
に前記第２の構体のパッケ−ジが載置され、且つ前記第
２の構体のパッケ−ジが載置される前記第１の構体のパ
ッケ−ジの領域を含み前記第１の構体のパッケ−ジ上面
の所定の辺に達する領域に溝が形成されるようにしても
良い。
【０００８】
【作用】パッケ−ジ間に空間を形成する事により制御素
子の環境温度が通電による電力素子の発熱の影響を殆ど
受けること無くこれらのチップを共存する事ができる。
また、第１の構体のパッケージ上の突起は、第２の構体
のパッケージのリードが第１の構体のパッケージのリー
ド挿入孔へ挿入するための位置決めに用いることができ
る。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１乃至図５を参照して第１の実施例を説明す
る。図１は、半導体装置の断面図であり、図２は、その
平面図である。図３は、第１のパッケージを形成するた
めに用いるリードフレームの平面図、図４は、第１のパ
ッケージの平面図、図５は、半導体装置の製造工程断面
図である。この実施例では、半導体装置は、電力素子を
搭載した第１の構体と制御素子を搭載した第２の構体と
から構成され、第１の構体は、第１のパッケージからな
り、第２の構体は第２のパッケージからなる。第２のパ
ッケージ７２は、第１のパッケージ７１の上に搭載され
ている。図１において、第２のパッケージ７２は、第１
のパッケージ７１の上に搭載されている。第１のパッケ
ージ７１の上面には内部に通じる貫通孔がリード挿入孔
９として形成されており、このリード挿入孔９の底面に
は、第１のパッケージ７１に被覆されているリード３３
の一部が露出している。また、第１のパッケージ７１の
上面には前記リード挿入孔９に囲まれて突起１２が形成
されている。第２のパッケージ７２から導出するアウタ
ーリード８２は、前記リード挿入孔９に挿入され、その
先端は、第１のパッケージ７１内部のリード３３と接続
し、半田１０などで固定されている。
【００１０】突起１２の上面は第２のパッケージ７２の
底面に当接しており、その底面が第１のパッケージ７１
と密着しないようになっている。この実施例では第１の
パッケージ７１には、電力素子（チップ）１を搭載し、
第２のパッケージ７２には、制御素子（チップ）２を搭
載しているが、通電によって電力素子が発熱しても、パ
ッケージ間には突起１２の存在に寄って空間が形成され
ているので、第１のパッケージ７１から発生する熱が第
２のパッケージ７２に影響を及ぼすことが著しく減少
し、第２のパッケージ７２内の制御素子２の特性が劣化
することが少なくなる。第２のパッケージ７２から導出
しているアウターリード８２のパッケージ底面から先端
までの長さＬは、大体３〜４ｍｍであり、突起１２の高
さは、大体１〜３ｍｍ程度であれば、熱の影響を遮断す
るに有効な空間を形成することができる。本発明では、
第１のパッケージ７１は、大体５０ｍｍ角〜１００ｍｍ
角の大きさである。この上に載せる第２のパッケージ７
２は、この実施例では、ＱＦＰ(Quad Flat Package) タ
イプの正方形であるが、ＤＩＰ(Dualinline Package)タ
イプの長方形のパッケージを用いても良い。ＤＩＰタイ
プの場合、短い辺の長さは、６〜１５ｍｍ程度であり、
長い辺の長さは、約１０ｍｍ以上ある。
【００１１】この様に、１つの半導体装置のパッケージ
を２つに分け、熱によって特性が変化し易い半導体素子
を有するパッケージを発熱性の高い半導体素子を有する
パッケージから離隔することによって半導体装置の熱の
影響を少なくすることができる。また、２つのパッケー
ジは重ねるので、半導体装置の占有面積を大きくするこ
とはない。
【００１２】次に、図３乃至図５を参照して第１の実施
例の半導体装置の製造方法を説明する。第１のパッケー
ジは、リードフレームにチップを搭載し、これを樹脂封
止して形成される。図３は、このリードフレーム３の断
面図であり、フレーム部３５とこのフレーム部３５によ
って支持されたタイバー３９によってリード３３及びつ
りピン３４が支持され、つりピン３４によってチップを
搭載するアイランド３２が支持されている。リードフレ
ーム３の材料には、例えば、機械的強度があり熱伝導性
の良い銅を用いる。使用する銅は、例えば、純度が９
９．９６ｗｔ％以上の無酸素銅やＦｅを約０．０５〜
０．１５ｗｔ％、Ｐを約０．０２５〜０．０４ｗｔ％含
有する純度が９９．８ｗｔ％以上のものを用いる。この
リードフレーム３には、例えば、４つのアイランド３２
を有し、そのうち右側の２つは、一体になっている。各
アイランド３２には、パワートランジスタやＩＧＢＴな
どの電力素子のチップ１が搭載される。電力素子チップ
１は、融点が３００℃程度の高融点半田４を介在させ
て、このアイランド３２に固定される。リードフレーム
３のリード３３を各チップ１に電気的に接続するには、
各チップ１に形成した接続電極（図示せず）とリード３
３の１端のインナーリード部分とをＡｕなどのボンディ
ングワイヤ５で接続する。
【００１３】次いで、リードフレーム３にチップ１を搭
載してから、リードフレーム３をＣｕなどの放熱板６と
共にモールド成形金型に装着し、トランスファモールド
成型を行って、エポキシなどの熱可塑性樹脂による封止
を行い、封止樹脂を第１のパッケージ７１とする。第１
のパッケージ７１表面には、前記モールド成形によって
複数の突起１２が形成してある（図４）。次いで、エッ
チングなどにより、この突起１２を囲むように、第１の
パッケージ７１表面から内部に向けてリード挿入孔９を
複数形成する。このリード挿入孔９の底面には、第１の
パッケージ７１内にあるリード３３のインナーリード部
分が露出している（図４）。封止樹脂パッケージ７１
は、完全にチップ１とアイランド３２を被覆し、放熱板
６は、その底面が露出するように封止樹脂パッケージ７
１内の下方に配置される。この放熱板６は、上面及び側
面を封止樹脂パッケージ７１で被覆され、下面即ち底面
が露出している。リード３３のボンディングワイヤ５が
接続されているインナーリード部分は、樹脂封止され、
他端の他の回路と電気的に接続されるアウターリード８
部分は、封止樹脂パッケージ７１から露出している。樹
脂封止が終わり、挿入孔９が第１のパッケージ７１に形
成されてからリードフレーム３の短絡部分の切断と成形
を行う。アウターリード８は、回路基板などに取付け易
くするために折曲げなどの成形がなされてパッケージ形
成工程が完了する。
【００１４】一方、第２のパッケージ７２もリードフレ
ームを用いるがチップを搭載するアイランドは、１つで
あり、チップとして制御ＩＣやＣＰＵなどの制御素子を
用いる。このリードフレーム（図示せず）は、Ｃｕもし
くはＣｕを主成分とする合金からなり、そのアイランド
３６には、例えば、融点が約３００℃程度の高融点半田
４を用いて制御素子２を接着固定する。リードフレーム
から形成したリード３７の一端のアウターリード部分
は、アイランド３６の制御素子２に相対しておりＡｕ線
などのボンディングワイヤ５１によって制御素子２上の
接続電極（図示せず）と電気的に接続されている。リー
ド３７の他端のアウターリード８２部分は折曲されて先
端が下方を向いている。この実施例に用いる第２のパッ
ケージを形成するために用いるリードフレームのリード
３７は、４方向に向いており、したがって、第２のパッ
ケージ７２のアウタリード８２は、その４辺から導出さ
れている（図２参照）。また、第２のパッケージ７２
は、封止樹脂から構成されており、制御素子２、半田
４、アイランド３６、リード３７のインナーリード部分
及びボンディングワイヤ５１を被覆しているが、前述の
ように、リード３７のアウターリード８２部分は露出し
ている。即ち、第２のパッケージ７２は、リードフレー
ムのアイランドに搭載した制御素子チップ２を樹脂封止
してから、このリードフレームの不要部分を切除し、か
つ、リードを成形して形成される。
【００１５】この様にして形成された第２のパッケージ
７２は、リードフレーム３上の電力素子１をモールド成
形した第１のパッケージ７１上に載置する。まず、第２
のパッケージ７２から導出したリード８２は、それぞれ
第１のパッケージ７２上のリード挿入孔９に挿入して、
リード３３の一端にあり、リード挿入孔９の底部に露出
しているインナーリード部分と接触させる。そして、こ
のインナーリード部分とアウターリード８２先端とを、
例えば、融点が約２００℃程度の低融点半田１０により
固定すると共に電気的に接続する。このリード３３のイ
ンナーリード部分とアウターリード８２との接続には、
前記半田１０を用いた積層接合で行われる。あらかじめ
半田１０をインナーリード部分表面に塗布しておき、そ
の上にアウターリード８２を載せ、加熱処理して両者を
接着するものである。この接着に用いる半田１０には、
低融点半田を用いる。この半田は、チップとアイランド
とを接続する高融点半田４より融点が低いことが必要で
ある。前記積層接合による加熱処理によって、チップと
アイランドを固着している半田４が溶けるのを避けるた
めである。半田接合技術を用いる場合に、高熱エアーを
接合部分に吹き付けて、この部分のみを部分的に加熱す
る方法を適用すれば、特に前記のような低融点半田１０
を用いる必要は無くなる。
【００１６】完成品は、図２にその平面図を示す。この
実施例では、アウターリード８を半導体装置の向い合う
２辺から導出し、下方に折曲げるように成形したＤＩＰ
タイプを用いている。従来のように、同一のパッケージ
内に電力素子と制御素子とが混在している場合に、制御
素子は、電力素子が発生させる熱の影響をまともに受
け、その結果制御素子の特性が変化し、最終的に半導体
装置全体の各種特性の保証精度が低下することが無くな
る。
【００１７】次に、図６を参照して第２の実施例を説明
する。図６（ａ）は、半導体装置の断面図であり、図６
（ｂ）は、この半導体装置の第１のパッケージの平面図
である。半導体装置は、電力素子を搭載した第１の構体
と制御素子を搭載した第２の構体とから構成される。第
１の構体は、第１のパッケージからなり、第２の構体
は、第２のパッケージからなる。第２のパッケージ７２
は、第１のパッケージ７１の上に搭載されている。第１
のパッケージ７１の上面には内部に通じる貫通孔がリー
ド挿入孔９として形成されており、このリード挿入孔９
の底面には、第１のパッケージ７１に被覆されているリ
ード３３の一部が露出している。また、第１のパッケー
ジ７１の上面には前記リード挿入孔９に囲まれて突起１
２が形成されている。第２のパッケージ７２から導出す
るアウターリード８２は、前記リード挿入孔９に挿入さ
れ、その先端は、第１のパッケージ７１内部のリード３
３と接続し、半田１０などで固定されている。突起１２
の上面は第２のパッケージ７２の底面に当接しており、
その底面が第１のパッケージ７１と密着しないようにな
っている。通電によって電力素子が発熱しても、パッケ
ージ間には突起１２の存在に寄って空間が形成されてい
るので、第１のパッケージ７１から発生する熱が第２の
パッケージ７２に影響を及ぼすことが著しく減少し、第
２のパッケージ７２内の制御素子２の特性が劣化するこ
とが少なくなる。この上に載せる第２のパッケージ７２
は、この実施例では、ＱＦＰタイプの正方形である。
【００１８】この様に、第１及び第２のパッケージ内の
構造は第１の実施例と同じであり、第２のパッケージの
形状も同様である。この実施例の特徴は、第１のパッケ
ージの形状に特徴がある。第１のパッケージ７１の表面
のリード挿入孔９に囲まれた第２のパッケージ７２が搭
載される領域に凹部１３が形成されており、第２のパッ
ケージ７２の底部が当接する突起１２は、この凹部１３
に形成されている。この発明では、発熱性の高い半導体
素子が発生する熱の影響を他の半導体素子が受けるのを
極力避けるために、本来１つであるパッケージを複数に
分け、前記他の半導体素子のパッケージを前記発熱性の
高い半導体素子のパッケージ上に載置することに特徴が
あるが、従来は、同じ平面に載置されていた半導体素子
が、少なくとも１つ上に重ねられることになり、それだ
け空間的にスペースが増加することになる。そこで、こ
の実施例では、凹部１３を形成しこの中に第２のパッケ
ージ７２を載置することにより半導体装置全体の厚さが
小さくなり、空間的なスペースが減少する。また、凹部
１３があっても、第１のパッケージ７１上に形成された
突起１２により第１のパッケージ７１と第２のパッケー
ジ７２との間にギャップが形成されるので、その空間に
よって第１のパッケージ７１からの熱が第２のパッケー
ジ７２に伝わるのを有効に妨げることができる。
【００１９】次に、図７を参照して第３の実施例を説明
する。図７（ａ）は、半導体装置の平面図、図７（ｂ）
は、この半導体装置の第１のパッケージの平面図であ
る。半導体装置は、電力素子を搭載した第１の構体と制
御素子を搭載した第２の構体とから構成され、第１の構
体は、第１のパッケージからなり、第２の構体は、第２
のパッケージからなる。第２のパッケージ７２は、第１
のパッケージ７１の上に搭載されている。第１のパッケ
ージ７１の上面には内部に通じる貫通孔がリード挿入孔
９として形成されており、このリード挿入孔９の底面に
は、第１のパッケージ７１に被覆されているリードの一
部が露出している。また第１のパッケージ７１の上面に
は前記リード挿入孔９に囲まれて突起１２が形成されて
いる。第２のパッケージ７２から導出するアウターリー
ド８２は、前記リード挿入孔９に挿入され、その先端
は、第１のパッケージ７１内部のリードと接続されてい
る。突起１２の上面は第２のパッケージ７２の底面に当
接しており、その底面が第１のパッケージ７１と密着し
ないようになっている。第２のパッケージ７２は、ＱＦ
Ｐタイプの正方形である。この様に、第１及び第２のパ
ッケージ内の構造は、第１の実施例と同じであり第２の
パッケージの形状も同様である。この実施例の特徴は、
第１のパッケージの形状に特徴がある。
【００２０】第１のパッケージ７１の上面にはリード挿
入孔９に囲まれた第２のパッケージ７２が搭載される領
域を含んで所定の辺まで溝１４が形成されており、第２
のパッケージ７２の底部が当接する突起１２は、この溝
１４に形成されている。前記第２の実施例では、前記凹
部１３を形成し、この中に第２のパッケージ７２を載置
することにより半導体装置全体の厚さを小さくして空間
的なスペースを小さくしているが、凹部１３があるため
に前述のように第１のパッケ−ジ７１上の面に突起１２
を形成してもパッケ−ジ７１、７２間の空間は、空気の
流れが悪く熱の遮蔽効果が十分ではない。そこで、この
実施例では、この上面に溝１４を形成することによっ
て、前記上面の第２のパッケ−ジ搭載領域の外へ空気が
効果的に流れるようにする。第２の実施例や第３の実施
例においては、凹部や溝を形成するので、パッケ−ジの
厚みはその部分では薄くなっている。したがって、この
薄い部分のパッケ−ジ内には、半導体チップを配置しな
いほうが有利である。逆にいえば、パッケ−ジ内の何も
無いか、リードのみが形成されている部分に前記凹部を
形成するのが有利である。
【００２１】次に、図８を参照して第４の実施例を説明
する。図は、第２のパッケ−ジを第１のパッケ−ジに搭
載する部分を拡大した半導体装置の断面図である。今ま
での実施例では、第２のパッケ−ジのアウターリード
は、第１のパッケ−ジのインナーリードに、半田により
接続されていた。しかし、両者の接続は、半田接合に限
るものではない。溶接による接続やソケットによるもあ
る。溶接による場合は、溶接時の電荷による絶縁膜など
の破壊に注意しなければならない。また、ソケットによ
る接続は、第１のパッケ−ジ７１内のリード挿入孔９の
底面に露出しているリード３３の先端は、加工されて、
例えば、図８のように弾性を有する受口３８を構成す
る。そして、この受口が第２のパッケ−ジ７２から導出
するアウターリード８２の先端を挟持する。本発明は、
ソケットとして既存のどの様なものも適用できる。この
半導体装置では、ソケットを用いて第２のパッケ−ジを
ので、着脱が用意であり、カスタム製品に適用すると有
利である。例えば、制御素子を適宜選択することによっ
て所望の種類のモータを得ることができる。
【００２２】次に、図９を参照して本発明の第１の構体
の第１のパッケ−ジに形成される突起について説明す
る。図は、第１のパッケ−ジの上面を示す平面図であ
る。突起は、積層する２つのパッケ−ジ間に所定の空間
を維持するために必要であるが、不必要に沢山形成する
必要はない。図９（ａ）は、断面Ｌ字型の突起１２２つ
設けている。とくにその内の１つの表面を研磨して他と
区別し、第２のパッケ−ジの搭載畤のガイドに利用する
ことができる。図９（ｂ）及び図９（ｃ）は、突起部分
の表面積が広く、そのため、空気の流れが多少は悪くな
るが、第２のパッケ−ジが安定して載置される。本発明
は、以上のように、第１の構体及び第２の構体を備えて
いるが、第１の構体の上に載置される第２の構体は、必
ずしも１つのパッケ−ジから構成されるものではない。
２つあるいはそれ以上のパッケ−ジを前記第１のパッケ
−ジ上面に載置することができる。また、前記実施例で
は、第２の構体の１つのパッケ−ジの中には、１つのチ
ップが搭載されているが、本発明では、１チップに限ら
ず複数のチップを搭載することができる。
【００２３】
【発明の効果】以上のように、電力素子を収容するパッ
ケ−ジと制御素子を収容するパッケ−ジとを別けて、パ
ッケ−ジ間に空間を形成しているので、電力素子から発
生する熱は、前記空間の空気に阻まれて制御素子に伝わ
ることは、実質的に無くなる。したがって、制御素子の
環境温度範囲は、この半導体装置が実装されるセットの
それと等しくなるので、半導体装置の各種特性の保証精
度は向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】第１の実施例の半導体装置の平面図。
【図３】第１の実施例に用いるリードフレームの平面
図。
【図４】第１の実施例に用いる第１のパッケ−ジの平面
図。
【図５】第１の実施例の半導体装置の製造工程断面図。
【図６】第２の実施例の半導体装置の断面図及び第１の
パッケ−ジの平面図。
【図７】第３の実施例の半導体装置の平面図及び第１の
パッケ−ジの平面図。
【図８】第４の実施例の半導体装置の断面図。
【図９】本発明の半導体装置に用いる第１のパッケ−ジ
の平面図。
【図１０】従来の半導体装置の透視平面図。
【図１１】図１１のＸ−Ｘ′線及びＹ−Ｙ′線に沿う断
面図。
【符号の説明】
１ 電力素子（チップ） ２ 制御素子（チップ） ３ リードフレーム ４、１０、４１ 半田 ５、５１ ボンディングワイヤ ６ 放熱板 ７、７１、７２ パッケ−ジ ８、８２ アウターリード ９ リード挿入孔 １１ パッケ−ジ間の空間 １２ 突起 １３ 凹部 １４ 溝 ３２、３６ アイランド ３３、３７ リード ３４ つりピン ３５ フレーム部 ３８ 受口 ３９ タイバー

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体素子を収容し、この半導体
    素子と電気的に接続されている複数のリードが導出して
    いるパッケージからなる第１の構体と、 少なくとも１つのパッケ−ジからなり、このパッケージ
    は少なくとも１つの半導体素子を収容し、この半導体素
    子と電気的に接続されている複数のリ−ドが導出してい
    る第２の構体とを備え、 前記第１の構体のパッケ−ジは上部表面に突起及びその
    内部に達するリ−ド挿入孔を有し、前記リード挿入孔に
    前記第２の構体のパッケージから導出する前記リードを
    挿入して前記第１の構体のパッケージ内の半導体素子と
    前記第２の構体のパッケージ内の半導体素子とを電気的
    に接続し、前記第２の構体のパッケージを前記突起に当
    接させることによって前記第１の構体のパッケージと前
    記第２の構体のパッケージとの間には空間を設けること
    を特徴とする半導体装置。
  2. 【請求項２】 前記第１の構体のパッケージに収容され
    ている半導体素子はこの半導体装置が駆動する負荷に電
    力を供給する電力素子であり、前記第２の構体のパッケ
    ージに収容されている半導体素子はこの電力素子を制御
    する制御素子であることを特徴とする請求項１に記載の
    半導体装置。
  3. 【請求項３】 前記第１の構体のパッケ−ジ上面に前記
    第２の構体のパッケ−ジが載置され、かつ、前記第２の
    構体のパッケ−ジが載置される前記第１の構体のパッケ
    −ジの領域には、凹部が形成されている事を特徴とする
    請求項１又は請求項２に記載の半導体装置。
  4. 【請求項４】 前記第１の構体のパッケ−ジ上面に前記
    第２の構体のパッケ−ジが載置され、かつ、前記第２の
    構体のパッケ−ジが載置される前記第１の構体のパッケ
    −ジの領域を含み、前記第１の構体のパッケ−ジ上面の
    所定の辺に達する領域に溝が形成されている事を特徴と
    する請求項１又は請求項２に記載の半導体装置。
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