KR920015736A - 반도체 집적회로 - Google Patents

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Abstract

내용 없음

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 입력 게이트르를 갖춘 RS플립플롭의 제1실시예를 나타낸 블록도, 제4도는 제3도의 플립플롭의 회로도.

Claims (13)

  1. 입력단자와 출력단자를 갖춘 플립플롭과, 상기 플립플롭의 입력단자에 접속되는 출력단자를 갖추고서, 클럭에 의해 제어되어 이 입력단자에 데이터를 전송하는 적어도 하나의 입력게이트 및, 상기 플립플롭의 출력신호를 수신하도록 상기 플립플롭의 출력단자에 접속되고, 상기 입력게이트로부터의 데이터를 수신하도록 상기 입력게이트의 출력단자에 접속되어 선독출 기능을 부여하도록 된 적어도 하나의 출력버퍼를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 플립플롭의 각 입력단자 및 출력단자는 셋트 입력단자, 리셋트 입력단자, 셋트 출력단자 및 리렛트 출력단자를 포함하고 있고 상기 입력게이트는 상기 셋트입력단자에 접속되는 제1입력게이트와 상기 리셋트 입력단자에 접속되는 제2입력게이트를 포함하고 있으며, 상기 출력버퍼는 제1및 제2입력단자를 갖춘 제1출력버퍼와, 제1 및 제2입력단자를 갖춘 제2출력버퍼를 포함하고 있고, 상기 제1출력버퍼의 제1입력단자는 이 입력단자에 셋트 신호를 공하는 상기 셋트 출력단자에 접속되어 있는 반면에 상기 제1출력버퍼의 제2입력단자는 이 입력단자에 상기 셋트 신호와 등가인 신호를 공급하는 상기 제1입력게이트의 출력단자에 접속되어 있으며, 상기 제2출력버퍼의 제1입력단자는 이 입력단자에 리셋트 신호를 공급하는 상기 리셋트 출력단자에 접속되어 있는 반면에 상기 제2출력 버퍼의 제2입력단자는 이 입력단자에 상기 리셋트신호와 등가인 신호를 공급하는 상기 제2입력게이트의 출력단자에 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서, 상기 제1및 제2출력버퍼는 각각 적어도 2개의 입력단자를 갖춘 NOR게이트로 이루어진 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 상기 플립플롭의 각 입력단자 및 출력단자는 셋트 입력단자, 리셋트 입력단자, 셋트 출력단자 및 리셋트 출력단자를 포함하고있고, 상기 입력게이트는 상기 셋트 입력단자에 접속되는 제1입력게이트와 상기 리셋트 입력단자에 접속되는 제2입력게이트, 제3및 제4입력게이트를 포함하고 있으며, 상기 출력 버퍼는 제1및 제2입력단자를 갖춘 제1출력버퍼와, 제1및 제2입력단자를 갖춘 제2출력버퍼를 포함하고 있고, 상기 제1출력버퍼의 제1입력단자는 이 입력단자에 셋트 신호를 공급하는 상기 셋트 출력단자에 접속되어 있는 반면에 상기 제1출력버퍼의 제2입력단자는 이 입력단자에 상기 셋트 신호와 등가인 신호를 공급하는 상기 제4입력게이트의 출력단자에 접속되어 있으며, 상기 제2출력퍼버의 제1입력단자는 이 입력단자에 리셋트신호를 공급하는 상기 리셋트출력단자에 접속되어 있는 반면에 상기 제2출력 버퍼의 제2입력단자는 이 입력단자에 상기 리셋트 신호와 등가인 신호를 공급하는 상기 제3입력게이트 출력단자에 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  5. 셋트 입력단자와 리셋트 입력단자, 셋트 출력단자 및 리셋트 출력단자를 갖춘 플립플롭과, 상기 플립플롭의 셋트 입력단자에 접속되어, 제1클럭에 의해 제어되어 이 입력단자에 데이터를 전송하는 제1입력게이트, 상기 플립플롭의 리셋트 입력단자 접속되어, 제2클럭에 의해 제어되어 이 입력단자에 데이터를 전송하는 제2입력게이트, 상기 플립플롭의 출력신호를 수신하도록 상기 플립플롭의 셋트출력단자에 접속됨과 더불어 상기 셋트 입력단자로 부터의 신호를 수신하도록 상기 제1입력게이트의 출력단자에 접속되는 제1출력버퍼 및, 상기 플립플롭의 출력신호를 수신하도록 상기 플립플롭의 리셋트출력단자에 접속됨과 더불어 상기 셋트 입력단자로부터의 신호를 수신하도록 상기 제2입력게이트의 출력단자에 접속되는 제2출력버퍼를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  6. 셋트 입력단자와 리셋트 입력단자, 셋트 출력단자 및 리셋트 출력단자를 갖춘 플립플롭과, 상기 플립플롭의 셋트 입력단자에 접속되어, 제1클럭에 의해 제어되어 이 입력단자에데이터를 전송하는 제1입력게이트, 상기 플립플롭의 리셋트 입력단자에 접속되어, 제2클럭에 의해 제어되어 이 입력단자에 데이터를 전송하는 제2입력게이트, 상기 제2입력게이트에 공급되는 데이터와 같은 데이터를 수신하여 제3클럭에 의해 제어되어 소정 데이터를 공급하는 제3입력게이트, 상기 제1입력게이트에 공급되는 데이터와 같은 데이터를 수신하여 제4클럭에 의해 제어되어 소정 데이터를 공급하는 제4입력게이트, 상기 플립플롭의 출력신호를 수신하도록 상기 플립플롭의 셋트 출력단자에 접속됨과 더불어 상기 셋트입력단자로부터의 신호와 등가인 신호를 수신하도록 상기 제4입력게이트 출력단자에 접속되는 제1출력 버퍼 및, 상기 플립플롭의 출력신호를 수신하도록 상기 플립플롭의 셋트 출력단자에 접속됨과 더불어 상기 셋트입력단자로부터의 신호와 등가인 신호를 수신하도록 상기 제3입력게이트 출력단자에 접속되는 제2출력 버퍼를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  7. 데이터 입력단자와 데이터 출력단자, 유지데이터를 공급하기 위한 제1클럭신호가 입력되는 클럭 입력단자를 갖추고서 데이터를 랫치시키는 플립플롭회로와, 상기 플립플롭회로의 데이터 입력단자에 접속되어, 제2클럭신호에 의해 제어되어 이 입력단자에 데이터를 전송하는 적어도 하나의 입력게이트 및, 상기 플립플롭회로의 출력신호를 수신하도록 상기 플립플롭의 데이터를 출력단자에 접속되는 제1입력단자와, 상기 플립플롭회로의 데이터 입력단자에 공급되는 신호와 등가인 신호를 수신하도록 상기 입력게이트의 한쪽 출력단자에 접속되는 제2입력단자를 갖춘 출력버퍼를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  8. 제7항에 있어서, 상기 플립플롭은 2개의 NOR게이트로 구성되고, 상기 입력게이트는 하나의 NOR게이트로 구성되며, 상기 출력 버퍼는 하나의 NOR게이트로 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  9. 제7항에 있어서, 상기 플립플롭은 2개의 NAND게이트로 구성되고, 상기 입력게이트는 하나의 NAND게이트로 구성되며, 상기 출력 버퍼는 하나의 NAND게이트로 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  10. 제7항에 있어서, 상기 플립플롭은 2개의 NAND게이트로 구성되고, 상기 입력게이트는 CMOS전송게이트로 구성되며, 상기 출력 버퍼는 하나의 NAND게이트로 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  11. 제7항에 있어서, 상기 플립플롭은 2개의 NOR게이트로 구성되고, 상기 입력게이트는 하나의 CMOS전송게이트로 구성되며, 상기 출력 버퍼는 하나의 NOR게이트로 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  12. 제7항에 있어서, 상기 입력게이트는, 상기 플립플롭회로의 데이터 입력단자에 접속되어, 상기 제2클럭에 제어되어 이 입력단자에 데이터를 전송하는 제1입력게이트와; 상기 출력버퍼에 접속되어, 상기 제3클럭에 의해 제어되어 이 출력버퍼에 데이터를 전송하는 제2입력게이트를 포함하고 있는 것을 특징으로 하는 반도체 집적회로.
  13. 제12항에 있어서, 상기 플립플롭은 2개의 NOR게이트로 구성되고, 상기 입력게이트는 2개의 AND게이트로 구성되며, 상기 출력 버퍼는 하나의 NOR게이트로 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548399A (ja) * 1991-08-08 1993-02-26 Fujitsu Ltd 半導体装置
US5656962A (en) * 1994-11-30 1997-08-12 Intel Corporation Master-slave flip-flop circuit with bypass
FR2727783B1 (fr) * 1994-12-05 1997-01-31 Suisse Electronique Microtech Element de memoire statique du type bascule latch
EP0773627A1 (en) * 1995-11-07 1997-05-14 STMicroelectronics S.r.l. Flip-flop circuit
DE19601370C1 (de) * 1996-01-16 1997-06-12 Siemens Ag Statische Halteglieder mit einphasigem Steuersignal
DE10320793B4 (de) * 2003-04-30 2005-04-21 Infineon Technologies Ag Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung
JP5807333B2 (ja) * 2011-01-27 2015-11-10 ソニー株式会社 ディレイラッチ回路、および、ディレイフリップフロップ
CN104658508B (zh) * 2015-03-24 2017-06-09 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
CN104835443B (zh) * 2015-06-03 2017-09-26 京东方科技集团股份有限公司 一种移位寄存单元、栅极驱动电路和显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4282488A (en) * 1979-09-17 1981-08-04 Gte Automatic Electric Labs Inc. Noise eliminator circuit
US4314164A (en) * 1979-11-05 1982-02-02 Gte Automatic Electric Labs Inc. Computer channel access circuit for multiple input-output devices
DE3044835C2 (de) * 1980-11-28 1986-04-03 Standard Elektrik Lorenz Ag, 7000 Stuttgart Digitaler Phasendetektor
US4475049A (en) * 1981-05-07 1984-10-02 Smith Robert E Redundant serial communication circuit
US4591737A (en) * 1982-12-13 1986-05-27 Advanced Micro Devices, Inc. Master-slave multivibrator with improved metastable response characteristic
JPS60134620A (ja) * 1983-12-23 1985-07-17 Hitachi Ltd Ｄ型フリツプフロツプ
NL8501887A (nl) * 1985-07-01 1987-02-02 Oce Nederland Bv Fasedetector.
US4814726A (en) * 1987-08-17 1989-03-21 National Semiconductor Corporation Digital phase comparator/charge pump with zero deadband and minimum offset
US4873456A (en) * 1988-06-06 1989-10-10 Tektronix, Inc. High speed state machine
US5150385A (en) * 1990-12-28 1992-09-22 Texas Instruments Incorporated Synchronized pulsed look-ahead circuit and method

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EP0496171A2 (en) 1992-07-29
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