JPS60134620A - Ｄ型フリツプフロツプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ディジタル回路を構成するためのＤ型フリツ
プフロツプに係り、特に入力データがそのまま出力とし
て出力可とすることによってＬＳＩ内部の故障診断が容
易に行なわれるべくなしたＤ型フリツゾフロツプに関す
るものである。

〔発明の背景〕

これまでセミカスタムＬＳＩ等のロジックＩＣを開発す
る場合には、後述のように故障診断上の理由より記憶素
子としてＤ型フリツゾフロツプを用いずにラッチ素子を
用いているのが実状である。

しかしながら、ラッチ素子を用いる場合にはその入出力
特性がＤ型フリツプフロツゾと異なることから、ａ４イ
ブライン処理における中間処理結果を一時的に保持せし
めるような場合には二相クロック方式としなければなら
ず、これがために新たなる不具合を生じるものとなって
いる。

、　第１図はＤ型フリツゾフロツデを内ｓＦＣ含む工３
　〆［ うにして構成された３ステージパイグライン処理用ＬＳ
Ｉの内部回路構成を概略的に示すが、これによりＤ型フ
リップフロップを使用した場合での不具合を詳細に説明
すれば以下のようである。

即ち、パイシライン処理を行なうためには各種演算を行
なう組合せ回路１〜３間には中間処理結果を一時的に記
憶すべくＤ型フリップフロツノ４゜５が図示の如くにし
て配されるようになっている。

Ｄ型フリツゾフロツ７ｃ′４．５はそれぞれ組合せ回路
１，２からの中間処理結果１１．１３をクロック信号Ｃ
ＬＫによるタイミングでクロック信号ＣＬＫの１周期分
一時記憶することによってそれら中間処理結果１１．１
３をそれぞれ組合せ回路２．３に入力データ１２．１４
として出力するようになっているものである。クロック
信号ＣＬＫの周期で順次組合せ回路１に入力される原入
力データ１０は組合せ回路１〜３を順次経ることによっ
て最終処理結果１５が組合せ回路３より順６次得られる
ものである。

第２図は組合せ回路およびＤ型フリップフロップでの遅
延を説明の簡単化上竿として、また、Ｄ型フリツゾフロ
ツゾへのデータのセットタイミングはクロック信号がい
わゆる″′０″′状態より゛１″状態に遷移する際とし
た場合での処理動作タイミングを示したものである。

これによると組合せ回路１からのある中間処理結果１１
がクロックツぐルスＡによってＤ型フリップフロップ４
にセットされるとすれば、組合せ回路２にはその中間処
理結果１１がそのセット時点より入力データ１２として
クロック信号ＣＬＫの１周期分出力され、組合せ回路２
からはその中間処理結果１１にもとづく中間処理結果１
３が速やかにして得られることになる。この中間処理結
果１３はクロックツ４ルスＡより１周期分遅れたクロッ
クツ４ルスＢＫよってＤ型フリッグフロツゾ５にクロッ
ク信号ＣＬＫの１周期分更にセットされること明らかで
ある。Ｄ型フリツプフロツゾにセットされた中間処理結
果１３は入力データ１４として出力されることによって
組合せ回路３からは最終処理結果１５が速やかにして得
られることになるものである。

このように中間処理結果の一時記憶にＤ型フリップフロ
ップを用いる場合には１種類だけのクロック信号のみで
必要十分であり、クロック信号の種類が少なくて済まさ
れることや前段からの中間処理結果が速やかに後段に出
力されることからすれば好ましいと云える。しかしなが
ら、ＬＳＩの故障診断上それがために不具合が生じると
いうものである。というのは、故障診断を行なうに際し
てはスキャンパス（５ｃａｎ　ｐａｔｈ　）などの方法
によって先ずＤ型フリップフロップ４，５に所望の論理
値が設定され、この後テス）ノｆターンが原入力データ
１０としてクロック信号ＣＬＫに同期して印加入力され
るようになっている。テストパターンの印加入力の度に
最終処理結果１５や組合せ回路１〜３内より引き出場れ
た観測用端子上の信号あるいはデータを観測することに
よって故障が生じているか否かが診断されるわけである
。ただ、このようにして故障診断を行なう場合は、テス
トパターンの印加の度にＤ型フリツゾフロツプ４．５に
論理値を設定しなければならずデストノ４ターンの増大
をもたらすことになるものである。

６頁 一方、Ｄ型フリッゾフロッゾの代りにラッチ素子を用い
る場合には第３図に示す如くＤ型フリッノフロツｆ４．
５はそれぞれラッチ素子６，７．８．９に置換され、ラ
ッチ素子６，８にはクロック信号ＣＬＫ　１が、また、
ラッチ素子７，９にはクロック信号ＣＬＫ　２が与えら
れるものとなっている。

ラッチ素子による場合は、２個カスケード接続されたラ
ッチ素子のうち前段のものに確実に一時記憶された中間
処理結果は速やかに後段のものに一時記憶されるものと
なっている。クロック信号ＣＬＫ　１　、　ＣＬＫ　２
間には僅かの位相差が存在するようになっているわけで
ある。

第４図は第２図の場合と同様に組合せ回路およびラッチ
素子での遅延を零として、また、データのラッチ素子へ
のラッチはクロック信号が＠０″状態より′ｌ”状態に
遷移する際とされ、クロック信号が＠ｌ”状態にある間
その遷移時点での入力データが記憶されるが、″′０″
状態にある間は入力データは出力データとしてそのまま
出力されるものとカつている。

７頁 即ち、組合せ回路ｌよりの中間処理結果１１はクロック
信号ＣＬＫ　１が゛０″状態に遷移した時点からラッチ
素子６より中間処理結果１６としてそのま葦出力される
が、クロック信号ＣＬＫ　１がその後“１″状態に遷移
した時点からパ０″′状態に遷移するまでの間は完全な
ラッチ出力として出力されるようになっている。結果的
にクロックパルスａが＠　Ｏ７１状態に遷移してから次
のクロック・母ルスｅが°′０″状態に遷移するまでの
クロック信号ＣＬＫ　１の１周期分ラッチ素子６より中
間処理結果１１が出力されるものである。ラッチ素子６
からの中間処理結果１６は次にクロック信号ＣＬＫ　２
におけるクロックツ９ルスｂによってラッチ素子７より
中間処理結果１１の場合と同様にして組合せ回路２への
入力データ１２として出力されるが、この際にクロック
信号ＣＬＫ　ｌ　、　ＣＬＫ　２間の位相差に相当する
時間’ｒｐ遅延を生じるところとなるものである。

組合せ回路２からの入力データ１２に対する中間処理結
果１３はまた中間処理結果１１の場合と同様にしてラッ
チ素子８，９にクロックパルスｃ、ｄｌｃよって順次一
時記憶せしめられたうえ入力データ１４として組合せ回
路３に与えられるようになっているわけである。なお、
ラッチ素子によって・母イブライン処理を行なう場合に
は通常二相のクロック信号が要されるが、前段からのデ
ータのラッチ素子および組合せ回路による遅延時間がク
ロック信号のノ９ルス幅よりも大きい場合には二相要さ
れず１種類だけで十分である。

このようにラッチ素子によってもパイプライン処理は可
能とされるが、故障診断は先の場合と大分趣が異なるも
のとなっている。ラッチ素子の場合はＤ型フリツゾフロ
ツゾと異なってクロック信号を特定の状態においている
間は入力データはそのまま出力データとして出力され得
るからである。

即ち、故障診断が行なわれる間ラッチ素子６．ち８．９
はクロック信号ＣＬＫ　１　、　ＣＬＫ　２を強制的に
０”状態におくことによって入力データをそのまま出力
データとして出力し得る状態におかれるようになってい
る。したがって、組合せ回路１〜３は血精され恰も１つ
の組合せ回路と見做し得る９頁 状態にあり、診断用テストパターンを原入力データ１０
として組合せ回路ｌに入力せしめるようにして最終処理
結果１５を観測すれば、組合せ回路全体の故障診断が可
能となるものである。

このようにラッチ素子を用いる場合には故障診断を容易
に行ない得るが、その反面二相のクロック信号が通常登
場れることになる。ところで、セミカスタムＬＳＩなど
のロジックＩＣは高集積度化、大規模化に伴いそのタイ
ミング制御は一層複雑化しているのを考慮すれば、二相
クロック方式は適当でないばかりか、クロック信号の位
相差に相当する無駄な遅延時間が必然的に発生され処理
性能上好ましくないというものである。したがって、一
時記憶のための素子としては通常にあってはＤ型フリッ
グフロツゾの機能を果たすが、故障診断時にあっては入
力データがそのまま出力データとして出力されるといっ
た機能を果たすものが好ましいと云える。このような機
能をもった素子はＬＳＩなどを構成するものとして重要
なことは勿論であるが、単独のＩＣとして構成される場
合でも１０頁 有用なものであることは明らかである。

〔発明の目的〕

よって本発明の目的は、これまでのＤ型フリップフロッ
プの機能と、外部からの出力モード制御信号が特定の状
態におかれた場合には入力データがそのまま出力データ
として出力される機能をもった新たなるＤ型フリップフ
ロツノを供するにある。

〔発明の概要〕

この目的のため本発明は、出力モード制御信号が通常の
モードにある場合はこれまでのＤ型フリツゾフロッグの
出力を選択的に出力するが、特定のモードにある場合に
は入力データと適当に作成された反転入力データとをそ
のまま選択的に出力するようになしたものである。

〔発明の実施例〕

以下、本発明を第５図から第７図により説明する。

先ず本発明によるＤ型フリッゾフロッデの一実施態様で
の概要構成とその具体的回路構成を説明１１頁 する。第５図はその概要構成を示すが、これによる場合
通常のＤ型フリツプフロツゾとしてノ動作は出力モード
制御信号具によってＲＳフリッゾフロツｆ２３のリセッ
ト出力４０．セット出力４１が出力選択部めで選択され
たうえりセット出力４２．セツト出力４３として出力さ
れることによって行なわれるようになっている。トリが
発生部２１はＲＳフリップフロップ乙の状態を制御する
ためのもので、入力データ（資）およびクロック信号３
１にもとづきトリガ信号３７．３８を所定に発生するも
のとなっている。なお、セット・りセット制御部ρはノ
リセット信号３２、リセット信号３３にもとづいて発生
されたセット・リセット制御信号３９によってＲＳフリ
ップフロップｎをプリセット、りセットするためのもの
である。

一方、出力モード制御信号あが入力データとその反転デ
ータをそのままリセット出力４２．セット出力４３とし
て出力すべきことを指示している場合には、トリガ発生
部２１からの入力データ３５とその反転データ３６が出
力選択部ハエり出力されるようになっているものである
。トリガ発生部２１においては出力モード制御信号具と
入カデータ閏にもとづいて入力データ３５とその反転デ
ータ謁が作成されるようになっているわけである。

概要としての構成とその動作は以上のようであるが、第
６図により更に具体的、詳細に説明すれば以下のようで
ある。

先ず入力データとその反転データがその′！Ｅま出力さ
れる場合より説明すれば、この場合には出力モード制御
信号３４がいわゆる“１”状態におかれるものとなって
いる。したがって、フアゲート２１２の出力によってノ
アグー）２１１ハ（／パークとして機能することになり
その出力は入力データ加を反転したもの、即ち、反転デ
ータ３６として得られるものである。また、出力モード
制御信号あはオアゲート２２１．ノアｆ−卜２１４を介
しノアｆ　−）　２１５をインバータとして機能させる
ことから、ノアｆ−）　２１１の出力である反転データ
３６はノアゲート２１５によって反転されたうえ入力デ
ータあとして出力されることになるものである。

１３頁 一方、出力選択部冴においてはノア／オアｆ−１２４１
を介する出力モード制御信号によってアンドゲート２４
４　、２４５が選択されることから、入力データ３５、
反転データ謁はアンドグー卜２４５　、２４４、を介し
オアグー）　２４７　、２４６よりセット出力４３゜す
セット出力４２として出力され得るものである。

次にＤ型フリッゾフロッゾとして動作する場合について
説明すれば、この場合には出力モード制御信号あは′″
０”状態におかれるようになっている。したがって、出
力選択部翼においてはアンドｆ　−）　２４２　、２４
３が選択されることによってＲ８フリツプフロツｆ２３
のりセット出力４０　、セット出力４１がリセット出力
４２．セット出力４３として出力されるものとなってい
る。ここでクロック信号３１が′ｌ”状態である場合に
はノアｆ　−卜２１４の出力としてのトリガ信号３７は
強制的に°゛０”状態に。

また、オアゲート２１３の出力としてのトリが信号あけ
強制的に”ｌ”状態におかれることになる。

トリが信号３７．３８はπＳ７リップフロップるに入力
されるが、これによってはＲＳフリッゾフロッ−１４−
頁 デｎの状態は変化しないものとなっている。πＳフリッ
ゾフロッｆ２３は図示の如くに接続されたオア／ノアダ
ート２３１　、２３３　、アンドダート２３２おヨヒノ
アグート２３４よりなり、このうえオア／ノアｆ　−）
　２３１とアンドゲート２３２はフリツプフロツプを構
成するが、その入出力関係は以下の表に示す通りである
。

表 但し、ＬＯＷ　、　ＨＩＧＨはそれぞれ０”状態、１５
　頁 ｔｔ　１　＊を状態に対応するものとなっている。

因みにシリセット信号３２が入力された場合には、シリ
セット信号３２はセット・リセット制御部２２における
ノア／オアダート２２２よりプリセット信号３９１とし
て出力されアンドｆ　−）　２３２の出力（リセット出
力４０）を強制的に°゛０”状態に、また、オア／ノア
ゲート２３１を介しオアダート２３４の出力（セット出
力４１）を“ｌ″状態おくようになっている。この場合
トリガ信号３７はオア／ノアグー卜２２１を介するプリ
セット信号３２がフアゲート２１４に入力されることに
よって強制的に″′０″状態におかれる。また、リセッ
ト信世３３が入力嘔れた場合にはオア／ノアグー）　２
３１　、２３３にリセット信号おがそのまま入力される
ことから、πＳフリップフロップの出力４０（リセット
出力４０）は強制的に１”状態に、オアゲート２３４の
出力（セット出力４１）はその入力が例れも０”状態と
されることから＠０”状態におかれることが判る。

さて、クロック信号３１が′０”状態より′１”状態へ
と移行したとすれば、クロスカップル構成特開ＢｇＧＯ
−１３４６２０（５） のＲＳフリツプフロツゾを構成しているノアグー卜２１
５　、２１４からはその移行時点での入力データ、反転
データがそれぞれ出力されるところとなる。

また、同様にノアケ”−卜２１２による補助の下にＲＳ
フリップフロップを構成しているオアデート２１３１ノ
アダート２１１からはともに反転データが得られること
になる。結局ノアゲート２１１の出力あはクロック信号
３１が＠０”状態の間入力データＩの状態によって変化
する虞れはあるも、クロック信号３１が６０″状態へ移
行した時点での入力データ加を反転したものがトリが信
号３７　、３８としてクロック信号３１が″′０″状態
にある間得られるものである。したがって、クロック信
号３１が′０”状態へ移行した時点での入力データ加の
状態がセット出力４３として、その反転された状態がリ
セット出力４２として得られるわけである。

なお、以上の例では出力モード制御信号によってトリが
発生部より入力データとその反転データが作成されるよ
うになっているが、別途新たに作成することも可能とな
っている。第７図に示す如１７頁 く入カデータ加よりインバータ５１によってその反転デ
ータを作成するものである。出力モード制御信号あが１
”状態にある間は入力データとその反転データがアンド
グー）５５．５６を介しオアグー）５７．５８よりセッ
ト出力、リセット出力として得られ、また、ｕｏ”状態
にある間インバータ５２を介しアンドゲート５３．５４
を選択しＤ型フリッグフロッグ団のセット出力、リセッ
ト出力をアンドグー）５３．５４を介しオアグ−）５７
．５８より得るようにするものである。

〔発明の効果〕

以上説明したように本発明は、通常時にあってはｐ型フ
リッグフロツプとして動作するも、特定時にあっては入
力データとその反転データがそのまま出力として出力さ
れるようになしたものである。したがって、本発明によ
る場合は本来のＤ型フリッグフロップの機能以外に、ラ
ッチ素子の機能を一部有していることから、特にＬＳＩ
内にて記憶素子として用いられる場合には無駄な遅延時
間・を発生せしめることなくそのタイミング制御が容−
１８頁 易であり、しかもまた故障診断も容易に行ない得ること
になる。

【図面の簡単な説明】

第１図、第２図は、Ｄ型フリッグフロツゾを内部に含む
３ステージパイプライン処理用ＬＳＩの内部構成とその
処理動作タイミングを示す図、第３図、第４図は、同じ
くラッチ素子を内部に含む３ステージ・母イブライン処
理用ＬＳＩの内部構成とその処理動作タイミングを示す
図、第５図、第６図は、本発明によるＤ型フリツゾフロ
ツデの一実施態様での概要構成とその具体的回路構成を
示す図、第７図は、他の実施態様での具体的回路構成を
示す図である。 ２１・・・トリガ発生部、お・・・πＳフリップフロッ
プ、ス・・・出力選択部。 代理人　弁理士　秋　本　正　実 第６図 第７図 ＝９２−

Claims (1)

1. 【特許請求の範囲】 １、外部からのクロック信号および入力データにもとづ
   きトリが発生部で発生されるトリガ信号によってフリッ
   プフロップの状態が制御され、該状態は少なくとも次の
   クロック信号の入力時点まで保持されるＤ型フリップフ
   ロップにして、入力データを反転する反転手段を設け、
   外部からの制御信号によって入力データと該データの反
   転データ、フリップフロップの出力の何れか一方を核信
   号によって制御されている出力選択部を介し選択的に出
   力として出力せしめる構成を特徴とするＤ型フリツゾフ
   ロツデ。 ２、　入力データを反転する反転手段は、外部からの制
   御信号によって制御されているトリが発生部として構成
   される特許請求の範囲第１項記載のＤ型フリップフロッ
   グ。 ３、　入力データを反転する反転手段は、トリが発生部
   とは別個に新たに設けられる特許請求の範囲 囲第１項記載のＤ型フリッグフロッグロ