KR920005155A - 반도체 기억장치의 데이타 증폭장치 - Google Patents

반도체 기억장치의 데이타 증폭장치 Download PDF

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KR920005155A
KR920005155A KR1019910012805A KR910012805A KR920005155A KR 920005155 A KR920005155 A KR 920005155A KR 1019910012805 A KR1019910012805 A KR 1019910012805A KR 910012805 A KR910012805 A KR 910012805A KR 920005155 A KR920005155 A KR 920005155A
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미끼 니시모리
히데노리 노무라
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세끼사와 요시
후지쓰 가부시끼가이샤
하요시 도시유끼
후지쓰 브이 엘 에스 아이 가부시끼가이샤
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Abstract

내용 없음

Description

반도체 기억장치의 데이타 증폭장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 개략적인 블록도.
제8도는 본 발명을 사용한 다이나믹 램덤액세스 메모리의 블록도.

Claims (6)

  1. 한쌍의 비트라인(BL,BL)을 통해 메모리셀(1a,1b)로부터 독출된 데이타에 해당하는 입력신호(IN,IN)를 데이타 비스(DB,DB)를 경유하여 수신하고 상기 입력신호를 증폭하며, 전원전압(Vcc)을 근거로 하여 동작하는 전류 미러 회로 수단(2)을 포함하는 반도체 메모리의 데이타 증폭장치에 있어서, 동작전압을 수신하고, 상기 동작전압을 근거로 하여 데이타 버스상의 상기 입력신호의 진폭을 제한하는 진폭제한 수단(3), 및 상기 비트라인 및 상기 진폭제한 수단에 접속되며, 전원선보다 낮고 상기 진폭제한 수단에 인가된 상기 동작 전압으로 주어지는 비트라인 리셋 전위(VBL)를 발생하여 상기 비트라인과 상기 진폭제한 수단에 인가하는 비트라인 리셋 전위 발생수단(5)으로 이루어지는 것을 특징으로 하는 데이타 증폭 장치.
  2. 제1항에 있어서, 상기 비트라인 리셋 전위 발생 수단이 상기 전원전압으로 부터 상기 비트라인 리셋 전위를 발생하는 수단(5)으로 이루어지고, 상기 비트라인 리셋 전위에 해당하는 상기 동작 전압이 상기 전원 전압의 약 1/2인 것을 특징으로 하는 데이타 증폭장치.
  3. 제1 또는 2항에 있어서, 상기 진폭 제한 수단이 상기 제1전원전압보다 낮은 상기 동작 전압을 수신하는 드레인, 상기 데이타 버스의 제1선에 연결된 소오스 및 소정의 인에이블 신호를 수신하는 게이트를 갖는 제1전계효과 트랜지스터(Trl), 및 상기 동작 전압을 수신하는 드레인, 상기 데이타 버스의 제2선에 연결된 소오스 및 상기 소정의 인에이블 신호를 수신하는 게이트를 갖는 제2전계효과 트랜지스터(Tr2)로 이루어지는 것을 특징으로 하는 데이타 증폭장치.
  4. 제1 내지 3항중 어느 한 항에 있어서, 상기 비트라인 리셋 전위 발생수단이 상기 전원전압을 수신하는 소오스, 소정의 인에이블 신호를 수신하는 게이트 그리고 드레인을 갖는 제1트랜지스터(Tr3), 상기 전원전압을 수신하는 소오스, 접지된 게이트 그리고 드레인을 갖는 제2트랜지스터(Tr4), 상기 전원전압으로 부터 상기 전원전압의 약 1/2인 기준 전압을 발생하는 기준 전압발생 수단(R,R), 상기 제1 및 2트랜지스터의 드레인에 접속된 소오스, 상기 기준 전압을 수신하는 게이트 그리고 드레인을 갖는 제3트랜지스터(Tr5), 상기 제1 및 2트랜지스터의 드레인에 연결된 소오스와, 게이트 그리고 드레인을 갖는 제4트랜지스터(Tr6), 상기 제3트랜지스터의드레인에 접속된 드레인과, 게이트 그리고 접지된 소오스를 갖는 제5트랜지스터(Tr7), 상기 제4트랜지스터의 드레인에 접속된 드레인, 접지된 소오스 및 상기 제5트랜지스터의 게이트에 접속된 게이트를 가지며, 상기 제5 및 6트랜지스터의 게이트가 제5 및 6트랜지스터 중의 한 드레인에 연결된 제6트랜지스터(Tr8), 및 상기 전원전압을 수신하는 소오스, 상기 제5 및 6트랜지스터 중의 한 드레인에 연결된 게이트 및 제4트랜지스터의 게이트에 접속된 드레인을 갖는 제7트랜지스터(Tr9)로 이루어지는 것을 특징으로 하고, 상기 비트라인 리셋전위가 상기 제7트랜지스터의 드레인에서 얻어지는 데이타 증폭장치.
  5. 제1 내지 4항중 어느 한 항에 있어서, 상기 전류 미러 회로 수단이 상기 전원전압을 수신하는 소오스와, 드레인 및 게이트를 갖는 제1 트랜지스터(Tr11), 상기 전원전압을 수신하는 소오스, 상기 제1트랜지스터의 게이트에 연결된 게이트 그리고 드레인을 갖는 제2 트랜지스터(Tr12), 상기 제1 트랜지스터의 드레인에 연결된 드레인, 상기 입력신호의 제1성분을 수신하는 게이트 그리고 소오스를 갖는 제3 트랜지스터(Tr13), 상기 제2 트랜지스터의 드레인에 연결된 드레인, 상기 입력신호의 제2성분을 수신하는 게이트 그리고 소오스를 갖는 제4 트랜지스터(Tr14) 및 상기 제3 및 4트랜지스터의 소오스에 연결된 드레인, 소정의 인에이블 신호를 수신하는 게이트 및 접지된 소오스를 갖는 제5 트랜지스터로 이루어지는 것을 특징으로 하고, 증폭된 출력신호는 상기 제3 및 4트랜지스터의 드레인에서 얻어지는 데이타 증폭장치.
  6. 한쌍의 비트라인 (BL,BL)을 경유하여 메모리셀(1a,1b)로부터 독출된 데이타에 해당하는 입력신호(IN,IN)를 데이타 비스(DB,DB)을 통하여 수신하고 상기 입력신호를 증폭하며, 전원전압(Vcc)을 근거로 하여 동작하는 전류 미러 회로 수단(2), 동작전압(Vcc/2)을 수신하고, 상기 동작 전압에 의거하여 소정의 전위 범위로 상기 데이타 버스상의 상기 입력신호의 진폭을 제한하는 진폭제한 수단(3) 및 상기 짖폭제한 수단에 접속되고, 상기 전원 전압으로 부터 상기 전원전압의 약1/2이 되는 상기 동작전압을 발생하는 발생수단(5)으로 이루어진 반도체 메모리의 데이타 증폭장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019910012805A 1990-08-03 1991-07-25 반도체 기억장치의 데이타 증폭장치 KR960012048B1 (ko)

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