KR910017306A - 멀티 프로세서 시스템용 제어시스템 - Google Patents

멀티 프로세서 시스템용 제어시스템 Download PDF

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KR910017306A KR1019910003804A KR910003804A KR910017306A KR 910017306 A KR910017306 A KR 910017306A KR 1019910003804 A KR1019910003804 A KR 1019910003804A KR 910003804 A KR910003804 A KR 910003804A KR 910017306 A KR910017306 A KR 910017306A
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Abstract

내용 없음

Description

멀티 프로세서 시스템용 제어시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명을 설명하는 블록도, 제5도는 본 발명의 제1실시예의 제어 정보 포맷(information format)의 설명도, 제10도는 PDVC의 구동 대기행렬의 설명도.

Claims (19)

  1. 복수의 정보처리모뉼들(PM)을 포함하는 멀티 프로세서 시스템의 입력/출력 요구 시스템에 있어서, 상기 각 정보처리모듈에 의해서 공용되는 복수의 입력/출력 어답터(ADP) : 상기 각 입력/출력 어답터에 의해서 제어 되도록 나누어져 있는 복수의 입력/출력장치(DVC) : 대기행렬을 사용하여 상기 정보처리 모듈들에 의해서 제어되는 상기 입력/출력 장치들의 각각을 위하여 각 정보처리모듈로부터의 입력/출력 요구들을 관리하는 입력/출력 요구 유지 테이블을 제공하는 수단;및, 상기 입력/출력 요구 유지테이블의 상대와 상기 입력/출력 장치들에 의해서 상기 각 정보처리모듈로부터의 입력/출력 요구를 처리하는 수단을 포함하는 것을 특징으로 하는 입력/출력요구 제어시스템.
  2. 제1항에 있어서, 상기 DVC들에 준하여 PDVC들이 설비되고 상기 PDVC들이 DVBUS로의 억세스 순서에 따라서 PDVC구동 대기행렬을 형성하는 것을 특징으로 하는 입력/출력 요구 제어시스템.
  3. 제1항에 있어서, 상기 입력/출력 요구유지테이블의 복수의 PM로부터 입력/출력 요구들을 동일 DVC에 대응하는 로우(row)의 각 셀내의 동일 DVC로의 입력/출력 요구들을 기억하여 상기 셀이 소정의 순서로 대기행렬을 형성할 수 있게 하는 것을 특징으로 하는 입력/출력 요구 제어시스템.
  4. 제1항에 있어서, PDVC들이 상기 각 DVC들에 대응하여 설비되고 상기 입력/출력 요구 유지 테이블의 각 로우에 대응하는 DVC들이 PDVC 대기행렬에 의해서 제어되고 LDVC가 LDVC 대기행렬의 선두에 도달할 때에 상기 LDVC 대기행렬의 선두의 LDVC가 상기 PDVC 대기행렬에 들어가고 상기 PDVC가 상기 PDVC 대기 행렬의 선두에 올때에 입력/출력의 실행이 개시되는 것을 특징으로 하는 입력/출력 요구 제어시스템.
  5. 제4항에 있어서, 상기 LEVC의 상태들이 아무것도 하지 않는 IDLE;PDVC의 사용 가능을 기다리는 WAIT;LDVC가 대기행렬의 선두에 와서 입력/출력 동작을 실행하는 WORK;LDVC가 인터럽트 대기행렬내로 들어가 IRQ 버스명령을 발행하는 차례를 기다리는 IROW;LDVC가 인터럽트 대기행렬의 선두에 연결되고, PMIC가 PMIC 인터럽트 대기행렬의 선두에 연결되고, IRQ 버스명령이 발행되고 PM에의한 접수통지를 기다리는 IRQEX;를 포함하는 것을 특징으로 하는 입력/출력 요구 제어 시스템.
  6. 제4항에 있어서, 상기 PDVC가 아무것도 하지 않는 IDLE;PDVC의 사용 가능을 기다리는 WAIT; 입력/출력 동작이 행해지는 WORK;DVC가 동작되고 DVBUS가 끊겨 있는 DISK를 포함하고 있는 것을 특징으로 하는 입력/출력 요구 제어시스템.
  7. 제4항에 있어서, 상기 ADP가 입력/출력 명령이 도착할때에 입력/출력 명령이 도착된때에 입력/출력을 접수하는 수단; 입력/출력 명령이 도착하지 않을때나 입력/출력 명령의 접수 완료시에 PDVC가 대기 상태로 존재할때에 입력/출력 명령을 실행하는 수단; WAIT 상태에 있는 PDVC가 존재하지 않을때나 상기 입력/출력 명령의 실행시에 재연결처리를 행하는 수단을 포함하는 것을 특징으로 하는 입력/출력 요구 제어시스템.
  8. 제7항에 있어서, 상기 입력/출력 요구 접수 수단이 IACK가 발생되지 않고 LDVCmn이 IDSE이외의 상태에 있을때에 입력/출력 요구의 접수를 거절하는 수단; IACK가 발행되지 않고 LDVCmn이 IDSE 상태에 있을때에접수한 입력/출력 요구의 완료에 의해서 PM에 응답하는 수단;LDVCmn의 상태를 WAIT로 변경하고 LDVC 대기 행렬에 LDVCmn을 가하는 수단; PDVCm이 IDSE상태에 있을때에 PDVCm을 WAIT로 변경하고 PDVC 구동 대기행렬에 PDVCm을 가하는 수단; 및 IACK가 발행될 때에 LDVDmn을 IDLE로 만드는 수단을 포함하는 것을 특징으로 하는 입력/출력 요구 제어 시스템.
  9. 제7항에 있어서, 상기 입력/출력 명령 실행 수단이 DVBUS가 사용 가능할때에 PDVCm의 상태를 WORK로 변경하고 LDVCm의 상태로 WORK로 변경하고 LDVCm의 상태를 WORK로 변경하는 수단; 입력/출력 동작을 실행하는 수단; 입력/출력 동작이 완료되지 않을때에 PDVCm의 상태를 DISC로 변경하고 PDVC 대기행렬로부터 PDVCm을 제거하는 수단; 모든 입력/출력 동작이 완료되었을때에 LDVC 구동대기 행렬로부터 LDVCnm을 제거하는 수단; LDVC 구동대기행렬의 길이가 0(영)일때에 PDVCm의 상태를 IDLE로 변경하고 상기 PDVC 구동대기 행렬로부터 PDVCm을 제거하는 수단; LDVC 구동 대기행렬이 0이 아닐때에 PDVCm의 상태를 WAIT로 변경하고 PDVC 구동 대기행렬의 최후에 PDVCm을 가하는 수단을 포함하는 것을 목적으로 하는 입력/출력 요구 제어시스템.
  10. 제9항에 있어서, 상기 인터럽트 처리가 PMIC 인터럽트 대기행렬의 길이를 판단하는 수단; PMIC 인터럽트 대기행렬의 길이가 0이 아닐때에 인터럽트 요구를 LDVC 인터럽트 대기행렬에 연결하는 수단; 및 PMIC 인터럽트 대기행렬의 길이가 0일때에 인터럽트 요구를 PMIC의 선두에 연결하고 또 상기 인터럽트 요구를 PMICn의 LDVC인터럽트 대기행렬의 선두에 연결하고 인터럽트 명령을 발행할것을 지시하는 수단을 포함하는 것을 특징으로 하는 입력/출력 요구 제어시스템.
  11. 제9항에 있어서, 상기 인터럽트 처리 수단이, 인터럽트 버스 명령이 접수된 때에 LDVC 인터럽트 대기행렬로부터 선두에 있는 LDVC를 제거하는 수단; LDVC인터럽트 대기행렬의 길이가 0일때에 PMIC 대기행렬로부터 PMIC를 제거하는 수단; PMIC 인터럽트 대기행렬의 길이가 0이 아닐때에 다음 PMIC의 상태를 ACTIVE로 만들고, LDVC를 IRQEX의 선두에 있게하고 인터럽트 명령을 발행하는 수단; PMIC 인터럽트 대기행렬이 0일때에 원래의 처리로 되돌려 보내는 수단; 및 인터럽트 버스 명령이 접수되지 않거나 LDVC 인터럽트 대기행렬의 길이가 0이 아닐때에 PMIC를 PMIC의 최후에 연결하는 수단을 포함하는 것을 특징으로 하는 입력/출력 요구 제어시스템.
  12. 복수의 정보처리모듈(PM)을 포함하는 멀티프로세서 시스템의 인터럽트 요구 제어시스템에 있어서, 상기 각 정보처리 모듈에 의해서 공용되는 복수의 입력/출력 어답터(ADP); 상기 각 입력/출력 어답터에 의해서 제어 되도록 나누어져 있는 복수의 입력/출력장치(DVC); 대기행렬을 사용하여 상기 각 입.출력 장치로부터 상기 각 정보처리 모듈로의 인터럽트 요구를 관리하는 인터럽트 요구 유지 테이블을 제공하는 수단; 및 상기 인터럽트 요구 유지 테이블의 상태와 상기 입력/출력 장치에 의해서 상기 각 입력/출력의 인터럽트 요구들을 처리하는 수단을 포함하는 것을 특징으로 하는 입력/출력 요구 제어 시스템.
  13. 제12항에 있어서, 상기 PM들에 준하여 PMIC들이 설비되고 상기 PMIC들이 IOBUS의 억세스 순서에 따라 PMIC 인터럽트 대기 행렬을 형성하는 것을 특징으로 하는 입력/출력 요구 제어 시스템.
  14. 제12항에 있어서, 상기 인터럽트 요구 유지 테이블이 복수의 DVC로부터 동일 PM에 대응하는 로우의 각 셀내에 동일 PM로의 인터럽트 요구들을 기억시켜 상기 셀들이 소정순서로 대기행렬을 형성할 수 있게 하는 것을 특징으로 하는 입력/출력 요구 제어 시스템.
  15. 제12항에 있어서, PMIC들이 상기 각 PM에 대응하여 설비되고, 상기 입력/출력 요구 유지 테이블의 각 로우에 대응 상기 PM들이 PMIC대기행렬에 의해서 제어되고, LDVC가 LDVC대기행렬의 선두에 도달할때에 상기 LDVC대기행렬의 선두에 있는 LDVC가 PMKC 대기행렬에 들어가고, PMIC가 PMIC 대기행렬의 선두에 올때에 인터럽트 실행이 개시되는 것을 특징으로 하는 입력/출력 요구 제어 시스템.
  16. 제15항에 있어서, 상기 LDVC의 상태가, 아무것도 하지 않는 IDLE;PDVC의 사용가능을 기다리는 WAIT;LDVC가 대기행렬의 선두에 와서 입력/출력 동작을 실행하는 WORK;LDVC가 인터럽트 대기 행렬내로 들어가서 IEQ 버스명령의 발행하는 차례를 기다리는 IRQW;LDVC가 인터럽트 대기행렬의 선두에 연결되고 PMIC가 PMIC 인터럽트 대기행렬의 선두에 연결되고 IRQ 버스명령이 발행되고 PM에 의한 접수통지를 기다리는 IRQEX; 및 인터럽트 요구가 PM에 의해서 접수되고 IACK 버스명령이 ADP에 의해서 기다려지는 IACKW를 포함하는 것을 특징으로 하는 입력/출력 요구 제어시스템.
  17. 제15항에 있어서, 상기 PDVC가 아무것도 하지 않는 IDLE;DVBUS의 사용가능을 기다리는 WAIT; 입력/출력 동작이 실행되는 WORK를 포함하는 것을 특징으로 하는 입력/출력 요구 제어시스템.
  18. 제12항에 있어서, 상기 인터럽트 처리가 PMIC 인터럽트 대기행렬의 길이를 판단하는 수단, PMIC 인터럽트 대기행렬이 0이 아닌 때에 인터럽트 요구를 PMICm의 인터럽트 대기행렬에 연결하는 수단, 및 PMIC 인터럽트대기행렬의 길이가 0일때에 상기 인터럽트 요구를 PMIC 대기행렬의 선두에 연결하고 또 상기 인터럽트 요구를PMICn의 LDVC 인터럽트 대기행렬의 선두에 연결하고 인터럽트 명령 발행을 지시하는 수단을 포함하는 것을 특징으로 하는 입력/출력 요구 제어 지스템.
  19. 제12항에 있어서, 상기 인터럽트 처리수단이 인터럽트 버스명령이 접수될때에 LDVC인터럽트 대기행렬로부터 선두에 있는 LDVC를 제거하는 수단; LDVC 인터럽트 대기행렬의 길이가 0일때에 PMIC 대기행렬로부터 PMIC를 제거하는 수단; PMIC 인터럽트 대기행렬의 길이가 0이 아닐때에 다음 PMIC의 상태를 ACTIVE로 만들고 LDVC를 선두 IRQEX에 또 만들어 인터럽트 명령을 발행하는 수단; PMIC인터럽트 대기 행렬의 길이가 0일때에 원래의 처리로 되돌려 보내는 수단; 및 인터럽트 버스 명령이 접수되지 않거나 LDVC 인터럽트 대기행렬의 길이가 0이 아닐때에 PMIC를 PMIC 대기행렬의 최후에 연결하는 수단을 포함하는 것을 특징으로 하는 입력/출력 요구 제어시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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