KR910010324A - 데이타 전송 제어 방법 및 그것을 사용한 데이타 프로세서 - Google Patents

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KR910010324A
KR910010324A KR1019900018303A KR900018303A KR910010324A KR 910010324 A KR910010324 A KR 910010324A KR 1019900018303 A KR1019900018303 A KR 1019900018303A KR 900018303 A KR900018303 A KR 900018303A KR 910010324 A KR910010324 A KR 910010324A
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data
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storage means
transmission
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KR1019900018303A
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다까시 쯔까모또
마모루 마쯔다
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미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
오야 유이찌로
가부시끼가이샤 히다찌마이컴 시스템
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    • G06—COMPUTING; CALCULATING OR COUNTING
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Abstract

내용 없음

Description

데이타 전송 제어 방법 및 그것을 사용한 데이타 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 DMA 컨트롤러에 적용한 경우의 1실시예를 도시한 블럭도,
제3도는 본 발명을 단일칩 마이크로 컴퓨터에 적용한 경우에 1실시예를 도시한 블럭도,
제4도는 마이크로 프로그램에 의한 데이타 전송제어 순서를 도시한 흐름도.

Claims (4)

  1. 제1전송원 어드레스를 기억하기 위한 제1전송원 어드레스 레지스터(6a), 제1전송지 어드레스를 기억하기 위한 제1전송지 어드레스 레지스터(7a), 제2전송원 어드레스를 기억하기 위한 제2전송원 어드레스 레지스터(6b), 제2전송지 어드레스를 기억하기 위한 제2전송지 어드레스 레지스터(7b) 및 상기 전송요구회수 데이타를 기억하기 위한 전송회수 레지스터(3)을 포함하는 데이타 프로세서내에서 사용되는 데이타 전송방법에 있어서, (a)전송요구(TIR)을 받아서 데이타 전송을 실행하며, 상기 전송요구(TIR)의 수신 명령에 응답하여 제1전송원 어드레스에 기억된 제1데이타를 제1전송지 어레스로 전송하는 스텝, 상기 제1데이타의 전송에 이어서 제2전송원 어드레스에 기억된 제2데이타를 제2전송지 어드레스로 전송하는 스텝 및 상기 제2데이타의 전송종료에 응답하여 전송회수 레지스터(3)내에 기억된 전송요구 회수 데이타를 1감소하는 스텝을 포함하는 실행 스텝, (b)상기 전송요구회수 데이타가 0이 아니면, 그것이 0이 될때까지 상기 스텝(a)로 되돌아가는 스텝 및 (c)상기 전송 요구 회수 데이타가 0이면 데이타 전송을 종료하는 스텝을 포함하는 데이타 전송방법.
  2. 제1전송원 어드레스를 기억하기 위한 제1기억수단(6a), 제1전송지 어드레스를 기억하기 위한 제2기억수단(7a), 제2전송원 어드레스를 기억하기 위한 제3기억수단(6b), 제2전송지 어드레스를 기억하기 위한 제4기억수단(7b), 전송요구회수 데이타를 저장하기 위한 제5기억수단(3) 및 데이타 전송을 제어하기 위한 제어 기억수단(2)을 포함하고, 상기 제어 기억수단(2)는 상기 제1 및 제2기억수단을 사용한 제1데이타 전송을 제어하기 위한 제1제어비트(SZ1,SI1,DI1),상기 제3및 제4기억수단을 사용한 제2데이타 전송을 제어하기 위한 제2제어비트 (SZ2,SI2,DI2) 및 클리어 상태와 세트 상태를 갖는 제3제어배트(FGI)를 포함하고, 상기 클리어 상태는 제1데이타 전송이 반복 실행되는 것을 나타내며, 상기 세트 상태는 제1 및 제2전송이 각각 1회씩 연속해서 실행되는 것을 나타내고, 상기 제어비트(FG1)이 클리어 상태로 되어 있을때 제1데이타 전송이 상기 전송요구 회수데이타가 나타내는 회수를 실행하고, 상기 제어비트(FG1)이 세트상태로 되어 있을때 제1 및 제2데이타 전송의 연속전송을 정의하고 있는 데이타 전송이 상기 전송요구회수 데이타가 나타내는 회수를 실행하는 데이타 전송제어 장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 전송 요구회수 데이타는 상기 제어비트(FG1)이 클리어 상태로 되어 있을때 제1데이타 전송이 실행된후 1감소되고, 상기 전송요구회수 데이타는 상기 제어비트(FG1)이 세트 상태로 되어 있을때 제1 및 제2데이타 전송이 연속해서 실행된 후 1감소되는 데이타 전송 제어장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 데이타 전송 제어장치는 1칩 데이타 프로세서내에 내장되는 데이타 전송 제어장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900018303A 1989-11-14 1990-11-13 데이타 전송 제어 방법 및 그것을 사용한 데이타 프로세서 KR910010324A (ko)

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JP1295576A JPH03156554A (ja) 1989-11-14 1989-11-14 データ転送制御方式
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JPH03156554A (ja) 1991-07-04
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EP0428111A3 (en) 1992-12-30

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