JPH03156554A - データ転送制御方式 - Google Patents
データ転送制御方式Info
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- JPH03156554A JPH03156554A JP1295576A JP29557689A JPH03156554A JP H03156554 A JPH03156554 A JP H03156554A JP 1295576 A JP1295576 A JP 1295576A JP 29557689 A JP29557689 A JP 29557689A JP H03156554 A JPH03156554 A JP H03156554A
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- 238000000034 method Methods 0.000 claims description 22
- 230000004044 response Effects 0.000 claims description 2
- 230000015654 memory Effects 0.000 abstract description 18
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Bus Control (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はデータ転送制御技術さらにはメモリと１１０間
のデータ転送方式に適用して特に有効な技術に関し、例
えばシングルチップマイコンやＤＭＡ （ダイレクトメ
モリアクセス）コントローラに利用して有効な技術に関
する。
のデータ転送方式に適用して特に有効な技術に関し、例
えばシングルチップマイコンやＤＭＡ （ダイレクトメ
モリアクセス）コントローラに利用して有効な技術に関
する。
［従来の技術］
従来、メモリと１１０間でＣＰＵを介さずに、直接デー
タを転送可能にするデバイスとしてＤＭＡコントローラ
が提供されている。
タを転送可能にするデバイスとしてＤＭＡコントローラ
が提供されている。
従来のＤＭＡコントローラは、予め内部のレジスタに先
頭アドレスと転送語数を設定すると、自動的にアドレス
を更新しながら連続して複数のデータを転送する機能を
有している。さらに、このような複数データのＤＭＡ転
送途中で優先度の高いバスマスタからバス権の要求があ
ると、−旦バスを解放して、バスが空いた時点で再びＤ
ＭＡ転送を続行する機能等を備えているものもある（■
日立製作所、昭和６２年９月発行、ｒＨＤ ６４１０
１６ ユーザーズマニュアル」第１７０頁〜第２０６
頁参照）。
頭アドレスと転送語数を設定すると、自動的にアドレス
を更新しながら連続して複数のデータを転送する機能を
有している。さらに、このような複数データのＤＭＡ転
送途中で優先度の高いバスマスタからバス権の要求があ
ると、−旦バスを解放して、バスが空いた時点で再びＤ
ＭＡ転送を続行する機能等を備えているものもある（■
日立製作所、昭和６２年９月発行、ｒＨＤ ６４１０
１６ ユーザーズマニュアル」第１７０頁〜第２０６
頁参照）。
［発明が解決しようとする課題］
しかしながら、従来のＤＭＡコントローラは、単にＣＰ
Ｕが命令を使ってデータを転送するよりも高速に特定ア
ドレス間においてデータ転送を行なうだけのものであり
、第５図（Ｂ）に示すようにアドレス空間」−において
互いに離れた位置にある２つのデータＤＡＴＡＩ、ＤＡ
ＴＡ２を１回（７）転送要求で転送するようなことはで
きなかった。
Ｕが命令を使ってデータを転送するよりも高速に特定ア
ドレス間においてデータ転送を行なうだけのものであり
、第５図（Ｂ）に示すようにアドレス空間」−において
互いに離れた位置にある２つのデータＤＡＴＡＩ、ＤＡ
ＴＡ２を１回（７）転送要求で転送するようなことはで
きなかった。
そのため、ＤＭＡ転送をボート等の周辺Ｉ１０の複雑な
制御に利用するようなことはできなかった。
制御に利用するようなことはできなかった。
例えば、ＣＰＵのボートから所定の波形パルスを出力さ
せたいようなときは、ＤＭＡ転送を用いてボートに定期
的に書込みを行なうことで実現できる。そのＤＭＡの転
送要求にはタイマの割込み要求を使用するのが一般的で
ある。この場合、タイマからの転送要求によりＤＭＡコ
ントローラはボートへのデータ書込みの他、タイマのフ
ラグクリアを含む条件の再設定を行なわなければならな
い。ところが従来のＤＭＡコントローラは、１回の転送
要求に対しては１回の転送しか実現できないためＤＭＡ
転送によるパルスの出力制御を実現することができなか
った。
せたいようなときは、ＤＭＡ転送を用いてボートに定期
的に書込みを行なうことで実現できる。そのＤＭＡの転
送要求にはタイマの割込み要求を使用するのが一般的で
ある。この場合、タイマからの転送要求によりＤＭＡコ
ントローラはボートへのデータ書込みの他、タイマのフ
ラグクリアを含む条件の再設定を行なわなければならな
い。ところが従来のＤＭＡコントローラは、１回の転送
要求に対しては１回の転送しか実現できないためＤＭＡ
転送によるパルスの出力制御を実現することができなか
った。
この発明の目的は、１回の転送要求で２回の各々独立し
たアドレス間のデータ転送ができるようなりＭＡコント
ローラを提供し、もって、シングルチップマイコンにお
いてＤＭＡ転送によるパルスの出力制御を可能とするこ
とにある。
たアドレス間のデータ転送ができるようなりＭＡコント
ローラを提供し、もって、シングルチップマイコンにお
いてＤＭＡ転送によるパルスの出力制御を可能とするこ
とにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、転送元アドレスと転送先アドレスを設定可能
なアドレスレジスタの組を２組用意するとともに、転送
方法を指定するため用意された制御用レジスタ内に上記
アドレスレジスタ組のうち一方のみを使用する転送モー
ドと両方を使用する転送モードを区別するビットを設け
、上記制御用レジスタの制御コードを解読しながらデー
タ転送のための制御信号を形成させるようにするもので
ある。
なアドレスレジスタの組を２組用意するとともに、転送
方法を指定するため用意された制御用レジスタ内に上記
アドレスレジスタ組のうち一方のみを使用する転送モー
ドと両方を使用する転送モードを区別するビットを設け
、上記制御用レジスタの制御コードを解読しながらデー
タ転送のための制御信号を形成させるようにするもので
ある。
［作用］
上記した手段によれば、転送元アドレスと転送先アドレ
スを２つずつ設定できるため、１回の転送要求で第５図
ＣＢ）に示すように２回の各々独立したアドレス間のデ
ータ転送が可能となる。また、制御用レジスタ内に１回
転送と２回転送を区別するビットが設けられているため
、新たに可能となった上記２回転送の他、第５図（Ａ）
のような１回の転送要求で１回の転送を行なう従来のＤ
ＭＡコントローラの機能も保障することができる。
スを２つずつ設定できるため、１回の転送要求で第５図
ＣＢ）に示すように２回の各々独立したアドレス間のデ
ータ転送が可能となる。また、制御用レジスタ内に１回
転送と２回転送を区別するビットが設けられているため
、新たに可能となった上記２回転送の他、第５図（Ａ）
のような１回の転送要求で１回の転送を行なう従来のＤ
ＭＡコントローラの機能も保障することができる。
［実施例］
第１図には本発明をＤＭＡコントローラに適用した場合
の一実施例が示されている。
の一実施例が示されている。
同図において、ｌはバス＆タイミング制御回路で、この
バス＆タイミング制御回路ｌは、ＣＰＵもしくは他のＩ
１０デバイスからのデータ転送要求信号ＤＲＱまたはタ
イマからの割込み要求信号ＴＩＲを受けると、優先順位
を判定するとともに、コントロール信号ＣＮＴの状態に
応じてバス権を獲得し、アクノリッジ信号ＤＡＣＫをバ
スマスタに返してからデータ転送制御を開始する。
バス＆タイミング制御回路ｌは、ＣＰＵもしくは他のＩ
１０デバイスからのデータ転送要求信号ＤＲＱまたはタ
イマからの割込み要求信号ＴＩＲを受けると、優先順位
を判定するとともに、コントロール信号ＣＮＴの状態に
応じてバス権を獲得し、アクノリッジ信号ＤＡＣＫをバ
スマスタに返してからデータ転送制御を開始する。
２はデータ転送モードや転送データのサイズ等を指定す
る制御用レジスタ、３は転送要求回数を格納する転送要
求回数レジスタ、４は転送回数を更新したり転送アドレ
スを更新（インクリメントおよびデクリメント）するイ
ンクリメンタ、５はメモリ又はＩｌｏから読み出したデ
ータを一旦保持するテンポラリレジスタである。
る制御用レジスタ、３は転送要求回数を格納する転送要
求回数レジスタ、４は転送回数を更新したり転送アドレ
スを更新（インクリメントおよびデクリメント）するイ
ンクリメンタ、５はメモリ又はＩｌｏから読み出したデ
ータを一旦保持するテンポラリレジスタである。
この実施例では転送したいデータの入っているアドレス
を指定するための転送元アドレスレジスタ６と、そのデ
ータの転送先のアドレスを指定する転送先アドレスレジ
スタ７の組が２組設けられている。
を指定するための転送元アドレスレジスタ６と、そのデ
ータの転送先のアドレスを指定する転送先アドレスレジ
スタ７の組が２組設けられている。
また、上記制御用レジスタ２は、第２図に示すように１
回で転送されるデータのサイズ（例えば、１バイト又は
ｌワード等）を指定するサイズ指定部ＳＺと、転送後に
アドレスをインクリメントするか否か等、転送モードを
指定するモード指定部ＴＭと、転送を終了するか否か指
示するフラグＦＧからなる。そして、この実施例のＤＭ
Ａコントローラは、上記制御用レジスタ２内にサイズ指
定部ＳＺＩ、３７．２とモード指定部ＴＭＩ、ＴＭ２お
よびフラグＧｌ、Ｇ２を２組ずつ有しており、第２図に
示すような配列で設定された制御コードを左側から順次
読み出してバス長タイミング制御回路】へ供給して、ア
ドレスレジスタ６．７やテンポラリレジスタ５等をシー
ケンシャルに動作させる制御信号を形成し、出ツノさせ
ることでデータ転送を実行するように構成されている。
回で転送されるデータのサイズ（例えば、１バイト又は
ｌワード等）を指定するサイズ指定部ＳＺと、転送後に
アドレスをインクリメントするか否か等、転送モードを
指定するモード指定部ＴＭと、転送を終了するか否か指
示するフラグＦＧからなる。そして、この実施例のＤＭ
Ａコントローラは、上記制御用レジスタ２内にサイズ指
定部ＳＺＩ、３７．２とモード指定部ＴＭＩ、ＴＭ２お
よびフラグＧｌ、Ｇ２を２組ずつ有しており、第２図に
示すような配列で設定された制御コードを左側から順次
読み出してバス長タイミング制御回路】へ供給して、ア
ドレスレジスタ６．７やテンポラリレジスタ５等をシー
ケンシャルに動作させる制御信号を形成し、出ツノさせ
ることでデータ転送を実行するように構成されている。
次に、−１ユ記１）ＭΔコントローラにより第５図（Ｂ
）のような各々独立したアドレス間のデータ転送を実行
する場合の動作手順について説明する。
）のような各々独立したアドレス間のデータ転送を実行
する場合の動作手順について説明する。
このようなデータ転送を実行する場合、転送開始面Ｏｆ
もしくはイニシャライズ時に予めＣＰＵｌ０によってＬ
） Ｍ ＡコントローラＤＭＡＣ内の制御用レジスタ２
内に対応する転送モードを書き込むとともに、転送要求
回数レジスタ３に転送要求回数を、また、アドレスレジ
スタ６ａ、６ｂ、７ａ。
もしくはイニシャライズ時に予めＣＰＵｌ０によってＬ
） Ｍ ＡコントローラＤＭＡＣ内の制御用レジスタ２
内に対応する転送モードを書き込むとともに、転送要求
回数レジスタ３に転送要求回数を、また、アドレスレジ
スタ６ａ、６ｂ、７ａ。
７ｂに転送元アドレスＳＡＩ、ＳＡ２と転送先のアドレ
スＤＡＩ、ＤＡ２をそれぞれ２組設定しておく。
スＤＡＩ、ＤＡ２をそれぞれ２組設定しておく。
そして、ＣＩ）ＵＩＯからの転送要求ＤＲＱもしくはタ
イマモジュール２１からの割込み要求ＴＩＲが入ると、
バス長タイミング制御回路１がバス権を獲得してから、
上記制御用レジスタ２内のコードを左側から順次読み出
して解読し、先ず転送元アドレスレジスタ６ａ内のアド
レスＤＡＩをバス８上に出力するとともに、リードライ
ト信号をリード状態にアサートして、リード側のデバイ
ス（この場合メモリ２０）をアクセスする。これによっ
てメモリ２０から読み出された゛データＤＡＴＡ１はバ
ス９を介して一旦テンポラリレジスタ５に格納される。
イマモジュール２１からの割込み要求ＴＩＲが入ると、
バス長タイミング制御回路１がバス権を獲得してから、
上記制御用レジスタ２内のコードを左側から順次読み出
して解読し、先ず転送元アドレスレジスタ６ａ内のアド
レスＤＡＩをバス８上に出力するとともに、リードライ
ト信号をリード状態にアサートして、リード側のデバイ
ス（この場合メモリ２０）をアクセスする。これによっ
てメモリ２０から読み出された゛データＤＡＴＡ１はバ
ス９を介して一旦テンポラリレジスタ５に格納される。
次に、ＤＭＡコントローラは転送先アドレスレジスタ７
ａ内のアドレスＤＡＩをバス８上に出力するとともに、
リードライト信号をライト状態に変化させてライト側の
Ｉｌｏ （例えばタイマモジュール）をアクセスし、テ
ンポラリレジスタ５内のデータＤＡＴＡ Ｉをデータバ
ス９上に出ツノする。これによって１回目のデータ転送
が終了する。
ａ内のアドレスＤＡＩをバス８上に出力するとともに、
リードライト信号をライト状態に変化させてライト側の
Ｉｌｏ （例えばタイマモジュール）をアクセスし、テ
ンポラリレジスタ５内のデータＤＡＴＡ Ｉをデータバ
ス９上に出ツノする。これによって１回目のデータ転送
が終了する。
次に、バス長タイミング制御回路１は制御用レジスタ２
内のフラグＦＧＩを調べてＩＩ Ｏｎなら転送を終了す
る。しかして、２回転送の場合にはフラグＦＧＩがｌ″
に設定されているため、フラグＦＧの次のコードを読み
出して２回目の転送を開始する。そして、先ず転送先ア
ドレスレジスタ６ｂ内のアドレスＳＡ２を出力してメモ
リからデータＤＡＴＡ２を読み出してテンポラリレジス
タ５に入れ、次に転送先アドレスレジスタ７ｂ内のアド
レスＤΔ１゛Ａ２を出力して所望のＩｌｏ （タイマモ
ジュール等）にテンポラリレジスタ５内のデータＤＡＴ
Ａ２を書き込む。それから、フラグＦＧ２を調べてＩＩ
Ｑ ＩＩならバス権を解放し、転送を終了して、転送
要求回数レジスタ３内の回数データをインクリメンタ４
に送ってデクリメント（−１）してから元のレジスタ３
へ戻す。
内のフラグＦＧＩを調べてＩＩ Ｏｎなら転送を終了す
る。しかして、２回転送の場合にはフラグＦＧＩがｌ″
に設定されているため、フラグＦＧの次のコードを読み
出して２回目の転送を開始する。そして、先ず転送先ア
ドレスレジスタ６ｂ内のアドレスＳＡ２を出力してメモ
リからデータＤＡＴＡ２を読み出してテンポラリレジス
タ５に入れ、次に転送先アドレスレジスタ７ｂ内のアド
レスＤΔ１゛Ａ２を出力して所望のＩｌｏ （タイマモ
ジュール等）にテンポラリレジスタ５内のデータＤＡＴ
Ａ２を書き込む。それから、フラグＦＧ２を調べてＩＩ
Ｑ ＩＩならバス権を解放し、転送を終了して、転送
要求回数レジスタ３内の回数データをインクリメンタ４
に送ってデクリメント（−１）してから元のレジスタ３
へ戻す。
このようにして、割込み要求により転送要求を繰り返し
、転送要求回数レジスタ３の値がｒＯＪになるとＤＭＡ
コントローラＤＭＡＣはその旨をＣＰＵ ｌ Ｏへ知ら
せる。するとＣＰＵｌ０は転送元アドレスレジスタ６ａ
、６ｂのアドレスを書き換えてＩｌｏに転送すべきデー
タを変更したり、回数レジスタ３や制御用レジスタ２の
値を設定し直したりする。
、転送要求回数レジスタ３の値がｒＯＪになるとＤＭＡ
コントローラＤＭＡＣはその旨をＣＰＵ ｌ Ｏへ知ら
せる。するとＣＰＵｌ０は転送元アドレスレジスタ６ａ
、６ｂのアドレスを書き換えてＩｌｏに転送すべきデー
タを変更したり、回数レジスタ３や制御用レジスタ２の
値を設定し直したりする。
これによって、例えばシングルチップマイコンにおいて
、特定のＩ１０ボートから所定の波形パルスを出力させ
、しかもそのパルスを所望の回数だけ出力させた後にパ
ルスの幅を変えたりすることができる。従って、これを
モータの制御パルスの形成に利用すると初めは回転速度
が徐々に速くなり、途中から一定速度になるようにモー
タを制御するようなことが可能となる。
、特定のＩ１０ボートから所定の波形パルスを出力させ
、しかもそのパルスを所望の回数だけ出力させた後にパ
ルスの幅を変えたりすることができる。従って、これを
モータの制御パルスの形成に利用すると初めは回転速度
が徐々に速くなり、途中から一定速度になるようにモー
タを制御するようなことが可能となる。
なお、上記実施例では制御用レジスタ２が１つだけ設け
られているが、上記制御用レジスタ２と転送先および転
送元アドレスレジスタ６ａ〜７ｂの組を複数チャネル分
設け、複数の独立したデー夕転送を行なえるようにして
もよい。
られているが、上記制御用レジスタ２と転送先および転
送元アドレスレジスタ６ａ〜７ｂの組を複数チャネル分
設け、複数の独立したデー夕転送を行なえるようにして
もよい。
また、転送要求回数レジスタ３の代わりもしくはこれと
ともに転送語数等を設定する転送回数レジスタを設け、
ブロック転送等における転送回数を入れるようにしても
よい。
ともに転送語数等を設定する転送回数レジスタを設け、
ブロック転送等における転送回数を入れるようにしても
よい。
次に本発明をシングルチップマイコンに適用し、上記デ
ータ転送をマイクロプログラムで実現できるようにした
実施例について説明する。
ータ転送をマイクロプログラムで実現できるようにした
実施例について説明する。
第３図には、本発明が適用されるシングルチップマイコ
ンの構成例が、また第４図にはメモ９１１０間のデータ
転送を可能にするマイクロプログラムの制御手順の一例
が示されている。
ンの構成例が、また第４図にはメモ９１１０間のデータ
転送を可能にするマイクロプログラムの制御手順の一例
が示されている。
第３図においては、ＩＩはマイクロプログラム制御方式
の制御部と演算器やレジスタ類を含む実行ユニットから
なるマイクロプロセッサ、１２はプログラマブルな内蔵
タイマ、Ｉ３はタイマ割込みＴＩＲや外部デバイスから
の割込み要求ＩＲＱを受けて優先順位を決定する割込み
制御回路、１４はバス権を獲得したり、外部デバイスに
対する制御信号を形成したりするバス＆タイミング制御
回路である。
の制御部と演算器やレジスタ類を含む実行ユニットから
なるマイクロプロセッサ、１２はプログラマブルな内蔵
タイマ、Ｉ３はタイマ割込みＴＩＲや外部デバイスから
の割込み要求ＩＲＱを受けて優先順位を決定する割込み
制御回路、１４はバス権を獲得したり、外部デバイスに
対する制御信号を形成したりするバス＆タイミング制御
回路である。
また、１５は出力ボート、１６はアドレスデコーダで、
この実施例ではボート１５内に出力状態を制御するため
のデータレジスタＤＲが２つ設けられている。このデー
タレジスタＤＰＩとＤＲ２はカスケード接続されており
、１段目のデータレジスタＤＰＩはＣＰＵからの制御信
号によってデータバス１９上のデータを読込み、２段目
のデータレジスタＤＲ２はタイマＩ２からの信号によっ
て１段目のデータレジスタＤＲＺ内のデータを取込むよ
うに構成されている。
この実施例ではボート１５内に出力状態を制御するため
のデータレジスタＤＲが２つ設けられている。このデー
タレジスタＤＰＩとＤＲ２はカスケード接続されており
、１段目のデータレジスタＤＰＩはＣＰＵからの制御信
号によってデータバス１９上のデータを読込み、２段目
のデータレジスタＤＲ２はタイマＩ２からの信号によっ
て１段目のデータレジスタＤＲＺ内のデータを取込むよ
うに構成されている。
さらに、この実施例ではアドレスバス１８およびデータ
バス１９に接続される外部メモリ（ＲＡＭ）２０内に第
１図に示されている制御用レジスタ２と、転送要求回数
レジスタ３および転送元アドレスレジスタ６ａ、６ｂと
転送先アドレスレジスタ７ａ、７ｂが用意されて、第４
図に示すようなマイクロプログラム制御フローによって
、メモリ２０と１１０間のデータ転送を実行するように
構成されている。
バス１９に接続される外部メモリ（ＲＡＭ）２０内に第
１図に示されている制御用レジスタ２と、転送要求回数
レジスタ３および転送元アドレスレジスタ６ａ、６ｂと
転送先アドレスレジスタ７ａ、７ｂが用意されて、第４
図に示すようなマイクロプログラム制御フローによって
、メモリ２０と１１０間のデータ転送を実行するように
構成されている。
次に、タイマ割込みによって外部のメモリから上記ボー
ト１５のレジスタにデータを転送してパルスを出力させ
る場合の手順を第４図のフローチャートを用いて説明す
る。
ト１５のレジスタにデータを転送してパルスを出力させ
る場合の手順を第４図のフローチャートを用いて説明す
る。
タイマ１２から割込み制御回路１３に対して割込みが入
ると、割込み制御回路１３はバス＆タイミング制御回路
１４へ制御信号を送ってバス権を獲得してからＣＰＵＩ
Ｉへ知らせる。すると、ＣＰ ｔＪはデータ転送のため
の割込みかそれ以外の割込みか判定する（ステップＳｌ
）、データ転送割込みの場合には、ステップＳ２へ進み
ベクタ領域から対応する割込みベクタすなわちメモリ２
０内に入っている制御用レジスタ２のアドレスを読み込
んで、そのアドレスを使って制御用レジスタ２の内容（
転送モード等）を読み込む（ステップＳ３）。そして、
データのサイズと転送モードを解読し、先ず転送元アド
レスレジスタ６ａを読み込んでそのアドレスをアドレス
バス１８上←出力してメモリ２０をアクセスしてデータ
を読み込む（ステップＳ４．Ｓ５）。それから、上記ス
テップＳ３で読み込んだ転送モードから転送元アドレス
を更新すべきか否か判定する（ステップＳ６）。
ると、割込み制御回路１３はバス＆タイミング制御回路
１４へ制御信号を送ってバス権を獲得してからＣＰＵＩ
Ｉへ知らせる。すると、ＣＰ ｔＪはデータ転送のため
の割込みかそれ以外の割込みか判定する（ステップＳｌ
）、データ転送割込みの場合には、ステップＳ２へ進み
ベクタ領域から対応する割込みベクタすなわちメモリ２
０内に入っている制御用レジスタ２のアドレスを読み込
んで、そのアドレスを使って制御用レジスタ２の内容（
転送モード等）を読み込む（ステップＳ３）。そして、
データのサイズと転送モードを解読し、先ず転送元アド
レスレジスタ６ａを読み込んでそのアドレスをアドレス
バス１８上←出力してメモリ２０をアクセスしてデータ
を読み込む（ステップＳ４．Ｓ５）。それから、上記ス
テップＳ３で読み込んだ転送モードから転送元アドレス
を更新すべきか否か判定する（ステップＳ６）。
ボート１５よりモータの駆動パルスを出力させるような
場合には、出力状態をタイマ割込みの度に反転させる必
要があるので転送元アドレスをインクリメントまたはデ
クリメントすることになる。
場合には、出力状態をタイマ割込みの度に反転させる必
要があるので転送元アドレスをインクリメントまたはデ
クリメントすることになる。
この場合には、ステップＳ６から８７へ移行して、サイ
ズ指定部（ＳＺＩ）に応じて転送元アドレスにプラス１
またはプラス２を行なってそれを転送元アドレスレジス
タ６ａに書き込む（ステップＳ８）。
ズ指定部（ＳＺＩ）に応じて転送元アドレスにプラス１
またはプラス２を行なってそれを転送元アドレスレジス
タ６ａに書き込む（ステップＳ８）。
それから、メモリ内の転送先アドレスレジスタ９ａのア
ドレスを読み込み、それをアドレスバス１８上にまた、
同時にステップＳ５で読み込んだデータをデータバス１
９上に出力する（ステップＳ９，５ＩＯ）。バス１９上
に出力されたアドレスがボート１５を指定するものであ
るときは、デコーダ１６によってボート１５内のデータ
レジスタＤＰＩの選択信号５ＥＬＩが形成され、バス１
９上のデータがデータレジスタＤＲＩに格納される。
ドレスを読み込み、それをアドレスバス１８上にまた、
同時にステップＳ５で読み込んだデータをデータバス１
９上に出力する（ステップＳ９，５ＩＯ）。バス１９上
に出力されたアドレスがボート１５を指定するものであ
るときは、デコーダ１６によってボート１５内のデータ
レジスタＤＰＩの選択信号５ＥＬＩが形成され、バス１
９上のデータがデータレジスタＤＲＩに格納される。
その後、ステップＳ３で制御用レジスタ２がら読み込ん
だ転送モードに基づいて転送先アドレスを更新するか否
か判定する（ステップ５ｌｌ）。
だ転送モードに基づいて転送先アドレスを更新するか否
か判定する（ステップ５ｌｌ）。
タイマ割込みで出力ボートを制御する場合、転送先アド
レスは固定であるため、この場合にはステップＳｌｌか
ら３１４ヘジヤンブし、制御用レジスタ２内の終了フラ
グＦＧＩが′１″か否か調べ、パビ′のときはステップ
Ｓ４へ戻って２回目の転送を開始する。２回口の転送で
は、アドレスレジスタ６ｂ、７ｂを使用してタイマ１２
内の時間（パルス幅に対応している）を設定するための
データをメモリから転送すべく、ステップ８４〜Ｓ１４
を縁り返す。この場合、モータの回転速度を変えるよう
なときはステップＳ６から８７へ移行して転送元アドレ
スを更新し、回転速度を一定に保つときは転送元アドレ
スの更新は行なわないようにすればよい。
レスは固定であるため、この場合にはステップＳｌｌか
ら３１４ヘジヤンブし、制御用レジスタ２内の終了フラ
グＦＧＩが′１″か否か調べ、パビ′のときはステップ
Ｓ４へ戻って２回目の転送を開始する。２回口の転送で
は、アドレスレジスタ６ｂ、７ｂを使用してタイマ１２
内の時間（パルス幅に対応している）を設定するための
データをメモリから転送すべく、ステップ８４〜Ｓ１４
を縁り返す。この場合、モータの回転速度を変えるよう
なときはステップＳ６から８７へ移行して転送元アドレ
スを更新し、回転速度を一定に保つときは転送元アドレ
スの更新は行なわないようにすればよい。
２回口のデータ転送が終了すると終了フラグＦＧ２をチ
エツクして、ＩＩ ＯＩＩならステップＳ１５へ進み、
転送要求回数レジスタ３の内容を読み込んでデクリメン
トしてから元のレジスタ３に書き込む（ステップＳ１６
，５１７）、Ｌ、かる後、レジスタ３の値（転送要求回
数）が［０」になったか否か判定する（ステップ８１８
）。そして、［０」でないときはそのまま次のタイマ割
込みが来るのを待ち、タイマ割込みが入ると上記手順８
１〜Ｓ１ｇを繰り返し、同一の転送モードでボート１５
の出力状態を制御する。
エツクして、ＩＩ ＯＩＩならステップＳ１５へ進み、
転送要求回数レジスタ３の内容を読み込んでデクリメン
トしてから元のレジスタ３に書き込む（ステップＳ１６
，５１７）、Ｌ、かる後、レジスタ３の値（転送要求回
数）が［０」になったか否か判定する（ステップ８１８
）。そして、［０」でないときはそのまま次のタイマ割
込みが来るのを待ち、タイマ割込みが入ると上記手順８
１〜Ｓ１ｇを繰り返し、同一の転送モードでボート１５
の出力状態を制御する。
一方、ステップ３１８で転送要求回数が［０」になった
と判定すると、ステップＳ２１へ移行し、別の割込み処
理を開始する。ボート１５から出力されるモータの駆動
パルスを制御するような場合には、この割込み処理で制
御用レジスタ２を書き換えて転送モードを変えたりする
。
と判定すると、ステップＳ２１へ移行し、別の割込み処
理を開始する。ボート１５から出力されるモータの駆動
パルスを制御するような場合には、この割込み処理で制
御用レジスタ２を書き換えて転送モードを変えたりする
。
このような手順により、例えば回転を開始してからＩ
０００個目のパルスまたはパルス幅を徐々に大きくして
回転速度を次第に増加させ、その後はパルス幅すなわち
回転速度が一定になるようなパルスを出力させるような
制御が可能となる。
０００個目のパルスまたはパルス幅を徐々に大きくして
回転速度を次第に増加させ、その後はパルス幅すなわち
回転速度が一定になるようなパルスを出力させるような
制御が可能となる。
なお、上記実施例のシングルチップマイコンでは、制御
用レジスタ２や転送元、転送先アドレスレジスタ６８〜
７ｂを外部のメモリ２０内に用意するとしたが、シング
ルチップマイコンが内蔵ＲＡＭを有する場合には、その
中に用意しておくようにしてもよいことはいうまでもな
い。
用レジスタ２や転送元、転送先アドレスレジスタ６８〜
７ｂを外部のメモリ２０内に用意するとしたが、シング
ルチップマイコンが内蔵ＲＡＭを有する場合には、その
中に用意しておくようにしてもよいことはいうまでもな
い。
以上説明したように上記実施例は、転送元アドレスと転
送７先アドレスを設定可能なアドレスレジスタの組を２
組用意するとともに、転送方法を指定するため用意され
た制御用レジスタ内に上記アドレスレジスタ組のうち一
方のみを使用する転送モードと両方を使用する転送モー
ドを区別するビットを設け、上記制御用レジスタの制御
コードを解読しながらデータ転送のための制御信号を形
成させるようにしたので、転送元アドレスと転送先アド
レスを２つずつ設定できるため、１回の転送要求で２回
の各々独立したアドレス間のデータ転送が可能となる。
送７先アドレスを設定可能なアドレスレジスタの組を２
組用意するとともに、転送方法を指定するため用意され
た制御用レジスタ内に上記アドレスレジスタ組のうち一
方のみを使用する転送モードと両方を使用する転送モー
ドを区別するビットを設け、上記制御用レジスタの制御
コードを解読しながらデータ転送のための制御信号を形
成させるようにしたので、転送元アドレスと転送先アド
レスを２つずつ設定できるため、１回の転送要求で２回
の各々独立したアドレス間のデータ転送が可能となる。
また、制御用レジスタ内に１回転送と２回転送を区別す
るビットが設けられているため、新たに可能となった上
記２回転送の他、従来の１回の転送要求で１回の転送を
行なうＤＭＡコントローラの機能を保障することができ
るという効果がある。
るビットが設けられているため、新たに可能となった上
記２回転送の他、従来の１回の転送要求で１回の転送を
行なうＤＭＡコントローラの機能を保障することができ
るという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば上記第１の実施例
ではＣＰＵと別個のチップ上に形成されたＤＭＡコント
ローラを想定して説明したが、シングルチップマイコン
内蔵のＤＭＡコントローラに適用することも可能である
。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば上記第１の実施例
ではＣＰＵと別個のチップ上に形成されたＤＭＡコント
ローラを想定して説明したが、シングルチップマイコン
内蔵のＤＭＡコントローラに適用することも可能である
。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤＭＡコントローラ
およびシングルチップマイコンに適用したものについて
説明したがこの発明はそれに限定されるものでなく、デ
ータ転送機能を有するＬＳＩ一般に利用することができ
る。
をその背景となった利用分野であるＤＭＡコントローラ
およびシングルチップマイコンに適用したものについて
説明したがこの発明はそれに限定されるものでなく、デ
ータ転送機能を有するＬＳＩ一般に利用することができ
る。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、１回の転送要求で２回の各々独立したアドレ
ス間のデータ転送ができるようなりＭＡコントローラを
提供し、また、シングルチップマイコンにおいてＩ）Ｍ
Δ転送によるパルスの出力制御が可能となる。
ス間のデータ転送ができるようなりＭＡコントローラを
提供し、また、シングルチップマイコンにおいてＩ）Ｍ
Δ転送によるパルスの出力制御が可能となる。
第１図は本発明をＤＭＡコントローラに適用した場合の
一実施例を示すブロック図、 第２図はその制御用レジスタの＋ｉＭ成例を示す図、第
３図は本発明をシングルチップマイコンに適用した場合
に一実施例を示すブロック図、第４図はマイクロプログ
ラムによるデータ転送制御手順を示すフローチャート、 第５図（Ａ）は従来のＬ） Ｍ Ａコントローラによる
データ転送方式を示すメモリマツプ、第５図（Ｂ）は発
明のＤＭＡコントローラによるデータ転送方式を示すメ
モリマツプである。 １１・・・・マイクロプロセッサ、１５・・・・ボート
、１６・・・・デコーダ、ＤＰＩ、ＤＲ２・・・・デー
タレジスタ。 第 ２ 図 図 （Ａ） （Ｂ）
一実施例を示すブロック図、 第２図はその制御用レジスタの＋ｉＭ成例を示す図、第
３図は本発明をシングルチップマイコンに適用した場合
に一実施例を示すブロック図、第４図はマイクロプログ
ラムによるデータ転送制御手順を示すフローチャート、 第５図（Ａ）は従来のＬ） Ｍ Ａコントローラによる
データ転送方式を示すメモリマツプ、第５図（Ｂ）は発
明のＤＭＡコントローラによるデータ転送方式を示すメ
モリマツプである。 １１・・・・マイクロプロセッサ、１５・・・・ボート
、１６・・・・デコーダ、ＤＰＩ、ＤＲ２・・・・デー
タレジスタ。 第 ２ 図 図 （Ａ） （Ｂ）
Claims (1)
- 【特許請求の範囲】 １、転送元アドレスを設定するためのレジスタと、転送
先アドレスを設定するためのレジスタを複数組用意し、
１回の転送要求に基づいて複数回のデータ転送を実行可
能にしたことを特徴とするデータ転送制御方式。 ２、転送されるデータの長さを示すサイズ指定部と、転
送方法を指定するモード指定部と、転送を終了するか否
か示すビットとを複数組有する制御レジスタを用意し、
１回の転送要求に応じて１回のみのデータ転送および２
回以上のデータ転送を選択的に実行可能にしたことを特
徴とする請求項１記載のデータ転送制御方式。 ３、同一転送モードでのデータ転送を繰り返す回数を設
定するレジスタを用意し、１回のデータ転送終了後に上
記レジスタの値を更新するようにしたことを特徴とする
データ転送制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295576A JPH03156554A (ja) | 1989-11-14 | 1989-11-14 | データ転送制御方式 |
| EP19900121638 EP0428111A3 (en) | 1989-11-14 | 1990-11-12 | Data transfer control method and data processor using the same |
| KR1019900018303A KR910010324A (ko) | 1989-11-14 | 1990-11-13 | 데이타 전송 제어 방법 및 그것을 사용한 데이타 프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295576A JPH03156554A (ja) | 1989-11-14 | 1989-11-14 | データ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03156554A true JPH03156554A (ja) | 1991-07-04 |
Family
ID=17822424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1295576A Pending JPH03156554A (ja) | 1989-11-14 | 1989-11-14 | データ転送制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0428111A3 (ja) |
| JP (1) | JPH03156554A (ja) |
| KR (1) | KR910010324A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007132741A1 (ja) * | 2006-05-11 | 2007-11-22 | Panasonic Corporation | Ｄｍａ制御装置 |
| CN105718395A (zh) * | 2016-01-28 | 2016-06-29 | 山东超越数控电子有限公司 | 一种基于fpga的多路串口通信系统及方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561821A (en) * | 1993-10-29 | 1996-10-01 | Advanced Micro Devices | System for performing I/O access and memory access by driving address of DMA configuration registers and memory address stored therein respectively on local bus |
| TW247949B (en) * | 1994-11-10 | 1995-05-21 | Motorola Inc | Data processor with transparent operation during a background mode and method therefor |
| US5991520A (en) | 1996-02-02 | 1999-11-23 | Sony Corporation | Application programming interface for managing and automating data transfer operations between applications over a bus structure |
| US6631435B1 (en) * | 1996-02-02 | 2003-10-07 | Sony Corporation | Application programming interface for data transfer and bus management over a bus structure |
| US6233637B1 (en) | 1996-03-07 | 2001-05-15 | Sony Corporation | Isochronous data pipe for managing and manipulating a high-speed stream of isochronous data flowing between an application and a bus structure |
| US6519268B1 (en) | 1996-03-07 | 2003-02-11 | Sony Corporation | Asynchronous data pipe for automatically managing asynchronous data transfers between an application and a bus structure |
| US6292844B1 (en) | 1998-02-12 | 2001-09-18 | Sony Corporation | Media storage device with embedded data filter for dynamically processing data during read and write operations |
| US6167471A (en) | 1998-10-14 | 2000-12-26 | Sony Corporation | Method of and apparatus for dispatching a processing element to a program location based on channel number of received data |
| US7492393B2 (en) | 1999-02-12 | 2009-02-17 | Sony Corporation | Method of and apparatus for generating a precise frame rate in digital video transmission from a computer system to a digital video device |
| AU4238100A (en) | 1999-04-12 | 2000-11-14 | Sony Electronics Inc. | Asynchronous data transmission with scattering page tables |
| AU4482000A (en) | 1999-04-23 | 2000-11-10 | Sony Electronics Inc. | Method of and apparatus for implementing and sending an asynchronous control mechanism packet |
| US6523108B1 (en) | 1999-11-23 | 2003-02-18 | Sony Corporation | Method of and apparatus for extracting a string of bits from a binary bit string and depositing a string of bits onto a binary bit string |
| US7720821B1 (en) | 2000-06-30 | 2010-05-18 | Sony Corporation | Method of and apparatus for writing and reading time sensitive data within a storage device |
| US20050182863A1 (en) * | 2004-02-18 | 2005-08-18 | Arm Limited, | Direct memory access control |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911135B2 (ja) * | 1979-01-17 | 1984-03-13 | 株式会社日立製作所 | デ−タ処理システムのデ−タ転送方式 |
| JPS5660933A (en) * | 1979-10-22 | 1981-05-26 | Nec Corp | Information processor |
| US4467420A (en) * | 1981-03-20 | 1984-08-21 | Fujitsu Limited | One-chip microcomputer |
| JPS62293455A (ja) * | 1986-06-12 | 1987-12-21 | Oki Electric Ind Co Ltd | Ｄｍａコントロ−ラ |
| EP0327782A1 (en) * | 1988-02-08 | 1989-08-16 | United Technologies Corporation | Bus controller command block processing system |
| JPH01237864A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | Ｄｍａ転送制御装置 |
-
1989
- 1989-11-14 JP JP1295576A patent/JPH03156554A/ja active Pending
-
1990
- 1990-11-12 EP EP19900121638 patent/EP0428111A3/en not_active Withdrawn
- 1990-11-13 KR KR1019900018303A patent/KR910010324A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007132741A1 (ja) * | 2006-05-11 | 2007-11-22 | Panasonic Corporation | Ｄｍａ制御装置 |
| CN105718395A (zh) * | 2016-01-28 | 2016-06-29 | 山东超越数控电子有限公司 | 一种基于fpga的多路串口通信系统及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0428111A2 (en) | 1991-05-22 |
| KR910010324A (ko) | 1991-06-29 |
| EP0428111A3 (en) | 1992-12-30 |
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