CN105718395B - 一种基于fpga的多路串口通信系统及方法 - Google Patents

Abstract

本发明提供了一种基于FPGA的多路串口通信系统及方法，其中，系统包括：包括读写控制模块及至少一路串口的FPGA、至少一个锁存器以及至少一个可读写存储芯片；FPGA的每一路串口与一个锁存器一一对应连接；每一个可读写存储芯片连接至少一个锁存器；串口用于接收读写控制模块发来的第一地址信号和第一业务数据，发给对应连接的锁存器；锁存器，用于锁存第一地址信号，以持续向对应的可读写存储芯片发送第一地址信号，以将接收到的第一业务数据发送到对应连接的可读写存储芯片；可读写存储芯片，用于根据接收到的第一地址信号将第一业务数据写入当前可读写存储芯片的第一目标地址。通过本发明的技术方案，可减少FPGA引脚使用数量。

Description

一种基于FPGA的多路串口通信系统及方法

技术领域

本发明涉及通信技术领域，特别涉及一种基于FPGA的多路串口通信系统及方法。

背景技术

随着通信技术的不断发展，基于FPGA(Field－Programmable Gate Array，现场可编程门阵列)实现多路串口通信的技术已日趋成熟。

目前，基于FPGA实现多路串口通信时，通过在FPGA内部集成多路串口，每一路串口与同一个上位机之间分别设置了不同的双端口可读写存储芯片，每一个双端口可读写存储芯片的第一端口通过m条数据线和n条地址线连接相应串口的数据信号端口和地址信号端口，第二端口通过m条数据线和n条地址线与上位机连接，相应的，每一路串口可利用对应的地址信号端口和数据信号端口向双端口可读写存储芯片发送地址信号和业务数据以在双端口可读写存储芯片的目标地址上写入业务数据。

可见，上述技术方案中，每一路串口在双端口可读写存储芯片中读写数据时，需要利用不同的信号线同时传输地址信号和业务数据以实现向双端口存储芯片的目标地址写入业务数据，使用信号线数量较多，即占用FPGA引脚数量较多；因此，如何减少FPGA引脚使用数量成为亟待解决的问题。

发明内容

本发明提供了一种基于FPGA的多路串口通信系统及方法，可减少FPGA引脚使用数量。

第一方面，本发明提供了一种基于FPGA的多路串口通信系统，包括：

包括读写控制模块及至少一路串口的FPGA、至少一个锁存器以及至少一个可读写存储芯片，其中，

所述FPGA的每一路串口与一个锁存器一一对应连接；

所述至少一个锁存器连接到所述至少一个可读写存储芯片；

每一路串口，用于接收读写控制模块发来的第一地址信号，发给对应连接的锁存器；接收读写控制模块发来的第一业务数据，发给对应连接的锁存器；

每一个锁存器，用于在接收到第一地址信号后，锁存所述第一地址信号，以持续向对应连接的可读写存储芯片发送第一地址信号；在接收到第一业务数据后，将第一业务数据发送到对应连接的可读写存储芯片；

每一个可读写存储芯片，用于根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片的第一目标地址。

进一步的，每一个所述串口，还包括：与对应的可读写存储芯片相连的地址信号端口；

所述地址信号端口，用于接收读写控制模块发送的第二地址信号，发给对应连接的可读写存储芯片；

每一个可读写存储芯片，用于根据接收到的第一地址信号和第二地址信号将接收到的第一业务数据写入当前可读写存储芯片的第二目标地址。

进一步的，每一个所述串口，还包括：

电平信号端口，用于接收读写控制模块发送的第一电平信号，发给对应连接的锁存器；接收读写控制模块发送的第二电平信号，发给对应连接的锁存器；

每一个锁存器，包括：信号控制模块、信号输入端口和信号输出端口，其中，

所述信号输入端口分别通过n条信号线连接对应的串口及对应的可读写存储芯片；

所述信号控制端口，用于当接收到第一电平信号时，连通所述信号输入端口和所述信号输出端口；当接收到第二电平信号时，断开所述信号输入端口和所述信号输出端口，并锁存所述信号输出端口接收到的第一地址信号，以使得所述信号输出端口向对应连接的可读写存储芯片持续发送第一地址信号；

所述信号输入端口，用于将接收到的第一业务数据发送到对应连接的可读写存储芯片。

进一步的，还包括：与每一个可读写存储芯片相连的主控装置；

所述主控装置，用于分别在每一个可读写存储芯片的第三目标地址上读取/写入第二业务数据。

进一步的，所述主控装置连接所述FPGA的读写控制模块；

每一路串口，还包括：读写控制端口；

所述读写控制模块，用于接收所述主控装置发送的业务指令，根据所述业务指令向目标串口的读写控制端口发送读/写控制指令；

所述读写控制端口，用于将接收到的读/写控制指令发送到对应连接的可读写存储芯片；

所述可读写存储芯片，用于当接收到写控制指令时，根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片的第一目标地址；当接收到读控制指令时，根据接收到的第一地址信号读取当前可读写存储芯片的第一目标地址上的第三业务数据。

第二方面，本发明提供了一种基于现场可编程门阵列FPGA的多路串口通信方法，包括：

预先在FPGA芯片中设置读写控制模块及至少一路串口；

利用目标串口接收读写控制模块发来的第一地址信号，发给对应连接的锁存器；

利用对应连接的锁存器锁存接收到的第一地址信号，以持续向对应连接的可读写存储芯片发送第一地址信号；

利用目标串口接收读写控制模块发来的第一业务数据，发给对应连接的锁存器；

利用对应连接的锁存器将接收到的第一业务数据发送到对应连接的可读写存储芯片；

利用对应连接的可读写存储芯片根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片的第一目标地址。

进一步的，

所述利用目标串口接收读写控制模块发来的第一业务数据，发给对应连接的锁存器，进一步包括：

利用目标串口的地址信号端口接收读写控制模块发来的第二地址信号，发给对应连接的可读写存储芯片；

所述利用对应连接的可读写存储芯片根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片的第一目标地址，包括：

利用对应连接的可读写存储芯片根据接收到的第一地址信号和第二地址信号将接收到的第一业务数据写入当前可读写存储芯片的第二目标地址。

进一步的，

在所述利用目标串口接收读写控制模块发来的第一地址信号，发给对应连接的锁存器之前，还包括：

利用目标串口的电平信号端口接收读写控制模块发送的第一电平信号，发给对应连接的锁存器；

利用锁存器的信号控制模块根据接收到的第一电平信号连通当前锁存器的信号输入端口和信号输出端口；

在所述利用目标串口接收读写控制模块发来的第一业务数据，发给对应连接的锁存器之前，还包括：

利用目标串口的电平信号端口接收读写控制模块发送的第二电平信号，发给对应连接的锁存器；

利用锁存器的信号控制模块根据接收到的第二电平信号断开当前锁存器的信号输入端口和所述信号输出端口，并锁存信号输出端口接收到的第一地址信号，以使得信号输出端口向对应连接的可读写存储芯片持续发送第一地址信号。

进一步的，还包括：

利用主控装置分别在每一个可读写存储芯片的第三目标地址上读取/写入第二业务数据。

进一步的，在所述利用目标串口接收读写控制模块发来的第一地址信号，发给对应连接的锁存器之前，还包括：

利用读写控制模块接收主控装置发送的业务指令，根据所述业务指令向目标串口的读写控制端口发送读/写控制指令；

利用读写控制端口将接收到的读/写控制指令控制指令发送到对应连接的可读写存储芯片；

当对应连接的可读写存储芯片接收到写控制指令时，执行所述根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片的第一目标地址；当接收到读控制指令时，根据接收到的第一地址信号读取当前可读写存储芯片的第一目标地址上的第三业务数据。

本发明提供了一种基于FPGA的多路串口通信系统及方法，通过在FPGA的每一路串口与对应的可读写存储芯片之间分别设置一个锁存器，利用锁存器锁存地址信号的功能，可使FPGA上的当前串口分时段的通过对应连接的锁存器向对应的可读写存储芯片发送第一地址信号和第一业务数据，相应的，对应连接的可读写存储芯片即可根据接收到的第一地址信号在当前可读写存储芯片的第一目标地址上写入第一业务数据；可见，通过本发明的技术方案，利用锁存器分时段接收第一地址信号和第一业务数据，即一一对应的锁存器与串口之间可利用相同的信号线分时段传输第一地址信号和第一业务数据，可减少信号线的使用数量，即减少FPGA的引脚使用数量。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一实施例提供的一种基于FPGA的多路串口通信系统结构图；

图2是本发明一实施例提供的另一种基于FPGA的多路串口通信系统结构图；

图3是本发明一实施例提供的一种基于FPGA的多路串口通信方法流程图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明实施例提供了一种基于FPGA的多路串口通信系统，包括：

包括读写控制模块1011及至少一路串口1012的FPGA101、至少一个锁存器102以及至少一个可读写存储芯片103，其中，

所述FPGA101的每一路串口1012与一个锁存器102一一对应连接；

所述至少一个锁存器102连接到所述至少一个可读写存储芯片103；

每一路串口1012，用于接收读写控制模块1011发来的第一地址信号，发给对应连接的锁存器102；接收读写控制模块1011发来的第一业务数据，发给对应连接的锁存器102；

每一个锁存器102，用于在接收到第一地址信号后，锁存所述第一地址信号，以持续向对应连接的可读写存储芯片103发送第一地址信号；在接收到第一业务数据后，将第一业务数据发送到对应连接的可读写存储芯片103；

每一个可读写存储芯片103，用于根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片103的第一目标地址。

本发明一实施例中，通过在FPGA的每一路串口与对应的可读写存储芯片之间分别设置一个锁存器，利用锁存器锁存地址信号的功能，可使FPGA上的当前串口分时段的通过对应连接的锁存器向对应的可读写存储芯片发送第一地址信号和第一业务数据，相应的，对应连接的可读写存储芯片即可根据接收到的第一地址信号在当前可读写存储芯片的第一目标地址上写入第一业务数据；可见，通过本发明的技术方案，利用锁存器分时段接收第一地址信号和第一业务数据，即一一对应的锁存器与串口之间可利用相同的信号线分时段传输第一地址信号和第一业务数据，可减少信号线的使用数量，即减少FPGA的引脚使用数量。

进一步的，为了确保可读写存储芯片的存储性能，通常需要使用存储容量较大的可读写存储芯片，而对应数据处理能力的存储单元的位宽相对较小，相应的，用于对可读写存储芯片进行寻址的地址线数量往往要多于用于传输业务数据的数据线；因此，如图2所示，本发明一个优选实施例中，每一个所述串口1012，还包括：与对应的可读写存储芯片103相连的地址信号端口10121；

所述地址信号端口10121，用于接收读写控制模块1011发送的第二地址信号，发给对应连接的可读写存储芯片103；

每一个可读写存储芯片103，用于根据接收到的第一地址信号和第二地址信号将接收到的第一业务数据写入当前可读写存储芯片103的第二目标地址。

进一步的，为了使锁存器在接收到第一业务数据时，不会影响锁存器向对应的可读写存储芯片持续发送第一地址信号，如图2所示，本发明一个优选实施例中，每一个所述串口1012，还包括：

电平信号端口10122，用于接收读写控制模块1011发送的第一电平信号，发给对应连接的锁存器102；接收读写控制模块1011发送的第二电平信号，发给对应连接的锁存器102；

每一个锁存器102，包括：信号控制模块1021、信号输入端口1022和信号输出端口1023，其中，

所述信号输入端口1022分别通过n条信号线连接对应的串口1012及可读写存储芯片103；

所述信号控制端口1021，用于当接收到第一电平信号时，连通所述信号输入端口1022和所述信号输出端口1023；当接收到第二电平信号时，断开所述信号输入端口1022和所述信号输出端口1023，并锁存所述信号输出端口1023接收到的第一地址信号，以使得所述信号输出端口1023向对应连接的可读写存储芯片103持续发送第一地址信号；

所述信号输入端口1022，用于将接收到的第一业务数据发送到对应连接的可读写存储芯片103。

举例来说，一个16K*8的可读写存储芯片，对该芯片进行寻址时需要14条地址线，而仅需要8条数据线传输业务数据，相应的，即可通过8条信号线连接可读写存储芯片和对应的锁存器，通过8条信号线连接对应的锁存器和对应的可读写存储芯片，通过6条信号线连接对应串口的地址信号端口和对应的可读写存储芯片；相应的，该芯片可接收对应的锁存器发送的8位第一地址信号，以及接收对应的地址信号端口发送的6位第二地址信号，进而根据8位第一地址信号和6位第二地址信号在当前可读写存储芯片内查询第二目标地址，将接收到的第一业务数据写入第二目标地址。

进一步的，如图2所示，本发明一个优选实施例中，还包括：与每一个可读写存储芯片相连的主控装置201；

所述主控装置201，用于分别在每一个可读写存储芯片103的第三目标地址上读取/写入第二业务数据。

本发明一实施例中，主控装置和相应的串口可通过不同的数据线和地址线连接到同一个可读写存储芯片，分别在可读写存储芯片的相应地址上读取或写入相应的业务数据。

进一步的，如图2所示，本发明一个优选实施例中，

所述主控装置201连接所述FPGA101的读写控制模块1011(连接关系附图中未示出)；

每一路串口1012，还包括：读写控制端口10123；

所述读写控制模块1011，用于接收所述主控装置201发送的业务指令，根据所述业务指令向相应串口1012的读写控制端口10123发送读/写控制指令；

所述读写控制端口10123，用于将接收到的读/写控制指令发送到对应连接的可读写存储芯片103；

所述可读写存储芯片103，用于当接收到写控制指令时，根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片103的第一目标地址；当接收到读控制指令时，根据接收到的第一地址信号读取当前可读写存储芯片103的第一目标地址上的第三业务数据。

如图3所示，本发明实施例提供了一种基于FPGA的多路串口通信方法，包括：

S0：预先在FPGA芯片中设置读写控制模块发送的及至少一路串口；

S1：利用目标串口接收读写控制模块发来的第一地址信号，发给对应连接的锁存器；

S2：利用对应连接的锁存接收到的第一地址信号，以持续向对应连接的可读写存储芯片发送第一地址信号；

S3：利用目标串口接收读写控制模块发来的第一业务数据，发给对应连接的锁存器；

S4：利用对应连接的锁存器将接收到的第一业务数据发送到对应连接的可读写存储芯片；

S5：利用对应连接的可读写存储芯片根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片的第一目标地址。

本发明一实施例中，利用锁存器锁存地址信号的功能，相应串口向对应的可读写存储芯片的第一目标地址写入第一业务数据时，可分时段的向对应的锁存器发送第一地址信号和第一业务数据，即可实现利于相同信号线分时段传输第一地址信号和第一业务数据，减少信号线使用数量，相应的，可减少FPGA引脚使用数量。

本发明一实施例提供了另一种基于FPGA的通信方法，以通过主控装置控制FPGA上的目标串口向对应的可读写存储芯片的目标地址写入目标业务数据为例，可以包括如下步骤：

步骤401，主控装置向FPGA的读写控制模块发送业务指令。

这里，业务指令指示读写控制模块控制FPGA下的目标串口在对应的可读写存储芯片上读取或写入目标业务数据，本发明实施例的下述各个步骤中，将以写入目标业务数据为例。

步骤402，读写控制模块向目标串口的读写控制端口发送写控制指令，使读写控制端口将接收到的写控制指令发送到对应连接的目标可读写存储芯片。

步骤403，读写控制模块向目标串口发送第一电平信号，目标串口的电平信号端口将第一电平信号发送给对应的目标锁存器。

步骤404，目标锁存器的信号控制模块根据接收到的第一电平信号连通目标锁存器的信号输入端口和信号输出端口。

步骤405，目标串口接收读写控制模块发送的第一地址信号，将第一地址信号发送给目标锁存器的信号输入端口，使得目标锁存器的信号输入端口将接收到的第一地址信号发送到目标锁存器的信号输出端口。

步骤406，读写控制模块向目标串口发送第二电平信号，目标串口的电平信号端口将第二电平信号发送给对应的目标锁存器。

这里，第一电平信号和第二电平信号分别为相互对应的高低电平信号。

步骤407，目标锁存器的信号控制模块根据接收到的第二电平信号断开目标锁存器的信号输入端口和信号输出端口，并锁存信号输出端口接收到的第一地址信号，使得信号输出端口向目标可读写存储芯片发送第一地址信号。

这里，利用锁存器锁存地址信号的功能，断开锁存器的输入端口和输出端口之后，信号输出端口稳定输出第一地址信号，不再因信号输入端口接收到的目标业务数据而发生改变，充分实现分时段传输第一地址信号和目标业务数据，即可实现利用相同信号线分时段传输第一地址信号和目标业务数据，减少信号线使用数量，即减少FPGA引脚使用数量。

步骤408，目标串口接收读写控制模块发送的目标业务数据，并将目标业务数据发送到目标锁存器的输入端口，使得目标锁存器的输入端口将接收到的目标业务数据发送到目标可读写存储芯片；同时，目标串口的地址信号端口接收读写控制模块发送的第二地址信号，将接收到的第二地址信号发送到目标可读写存储芯片。

步骤409，目标可读写存储芯片根据接收到的第一地址信号和第二地址信号将接收到的目标业务数据写入目标可读写存储芯片的目标地址。

需要说明的是，当目标可读写存储芯片接收到读控制指令时，步骤409可以是，根据第一地址信号和第二地址信号读取目标地址上的业务数据。

本发明各实施例至少具有如下有益效果：

1、通过在FPGA的每一路串口与对应的可读写存储芯片之间分别设置一个锁存器，利用锁存器锁存地址信号的功能，可使FPGA上的当前串口分时段的通过对应连接的锁存器向对应的可读写存储芯片发送第一地址信号和第一业务数据，相应的，对应连接的可读写存储芯片即可根据接收到的第一地址信号在当前可读写存储芯片的第一目标地址上写入第一业务数据；可见，通过本发明的技术方案，利用锁存器分时段接收第一地址信号和第一业务数据，即一一对应的锁存器与串口之间可利用相同的信号线分时段传输第一地址信号和第一业务数据，可减少信号线的使用数量，即减少FPGA的引脚使用数量。

2、分别对应每一个串口的多个锁存器和主控装置可通过不同的信号线连接到对应的可读写存储芯片，且主控装置连接FPGA的读写控制模块，可通过主控装置控制不同串口在相应的可读写存储芯片内读写业务数据，实现同一个主控装置与分别连接在不同串口上的多个外部设备之间进行通信。

需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个······”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同因素。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储在计算机可读取的存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质中。

最后需要说明的是：以上所述仅为本发明的较佳实施例，仅用于说明本发明的技术方案，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等，均包含在本发明的保护范围内。

Claims (10)

1.一种基于现场可编程门阵列FPGA的多路串口通信系统，其特征在于，包括：

读写控制模块及至少一路串口的FPGA、至少一个锁存器以及至少一个可读写存储芯片，其中，

所述FPGA的每一路串口与一个锁存器一一对应连接；

所述至少一个锁存器连接到所述至少一个可读写存储芯片；

每一路串口，用于接收读写控制模块发来的第一地址信号，发给对应连接的锁存器；接收读写控制模块发来的第一业务数据，发给对应连接的锁存器；

每一个锁存器，用于在接收到第一地址信号后，锁存所述第一地址信号，以持续向对应连接的可读写存储芯片发送第一地址信号；在接收到第一业务数据后，将第一业务数据发送到对应连接的可读写存储芯片；

每一个可读写存储芯片，用于根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片的第一目标地址。

2.根据权利要求1所述的系统，其特征在于，每一路所述串口，还包括：与对应的可读写存储芯片相连的地址信号端口；

所述地址信号端口，用于接收读写控制模块发送的第二地址信号，发给对应连接的可读写存储芯片；

每一个可读写存储芯片，用于根据接收到的第一地址信号和第二地址信号将接收到的第一业务数据写入当前可读写存储芯片的第二目标地址。

3.根据权利要求1所述的系统，其特征在于，每一路所述串口，还包括：

电平信号端口，用于接收读写控制模块发送的第一电平信号，发给对应连接的锁存器；接收读写控制模块发送的第二电平信号，发给对应连接的锁存器；

每一个锁存器，包括：信号控制模块、信号输入端口和信号输出端口，其中，

信号输入端口分别通过n条信号线连接对应的串口及对应的可读写存储芯片；

信号控制端口，用于当接收到第一电平信号时，连通所述信号输入端口和所述信号输出端口；当接收到第二电平信号时，断开所述信号输入端口和所述信号输出端口，并锁存所述信号输出端口接收到的第一地址信号，以使得所述信号输出端口向对应连接的可读写存储芯片持续发送第一地址信号；

所述信号输入端口，用于将接收到的第一业务数据发送到对应连接的可读写存储芯片。

4.根据权利要求1所述的系统，其特征在于，还包括：与每一个可读写存储芯片相连的主控装置；

所述主控装置，用于分别在每一个可读写存储芯片的第三目标地址上读取/写入第二业务数据。

5.根据权利要求4所述的系统，其特征在于，所述主控装置连接所述FPGA的读写控制模块；

每一路串口，还包括：读写控制端口；

所述读写控制模块，用于接收所述主控装置发送的业务指令，根据所述业务指令向目标串口的读写控制端口发送读/写控制指令；

所述读写控制端口，用于将接收到的读/写控制指令发送到对应连接的可读写存储芯片；

所述可读写存储芯片，用于当接收到写控制指令时，根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片的第一目标地址；当接收到读控制指令时，根据接收到的第一地址信号读取当前可读写存储芯片的第一目标地址上的第三业务数据。

6.一种基于现场可编程门阵列FPGA的多路串口通信方法，其特征在于，包括：

预先在FPGA芯片中设置读写控制模块及至少一路串口；

利用目标串口接收读写控制模块发来的第一地址信号，发给对应连接的锁存器；

利用对应连接的锁存器锁存接收到的第一地址信号，以持续向对应连接的可读写存储芯片发送第一地址信号；

利用目标串口接收读写控制模块发来的第一业务数据，发给对应连接的锁存器；

利用对应连接的锁存器将接收到的第一业务数据发送到对应连接的可读写存储芯片；

利用对应连接的可读写存储芯片根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片的第一目标地址。

7.根据权利要求6所述的方法，其特征在于，

所述利用目标串口接收读写控制模块发来的第一业务数据，发给对应连接的锁存器，进一步包括：

利用目标串口的地址信号端口接收读写控制模块发来的第二地址信号，发给对应连接的可读写存储芯片；

所述利用对应连接的可读写存储芯片根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片的第一目标地址，包括：

利用对应连接的可读写存储芯片根据接收到的第一地址信号和第二地址信号将接收到的第一业务数据写入当前可读写存储芯片的第二目标地址。

8.根据权利要求6所述的方法，其特征在于，

在所述利用目标串口接收读写控制模块发来的第一地址信号，发给对应连接的锁存器之前，还包括：

利用目标串口的电平信号端口接收读写控制模块发送的第一电平信号，发给对应连接的锁存器；

利用锁存器的信号控制模块根据接收到的第一电平信号连通当前锁存器的信号输入端口和信号输出端口；

在所述利用目标串口接收读写控制模块发来的第一业务数据，发给对应连接的锁存器之前，还包括：

利用目标串口的电平信号端口接收读写控制模块发送的第二电平信号，发给对应连接的锁存器；

利用锁存器的信号控制模块根据接收到的第二电平信号断开当前锁存器的信号输入端口和所述信号输出端口，并锁存信号输出端口接收到的第一地址信号，以使得信号输出端口向对应连接的可读写存储芯片持续发送第一地址信号。

9.根据权利要求6所述的方法，其特征在于，还包括：

利用主控装置分别在每一个可读写存储芯片的第三目标地址上读取/写入第二业务数据。

10.根据权利要求9所述的方法，其特征在于，在所述利用目标串口接收读写控制模块发来的第一地址信号，发给对应连接的锁存器之前，还包括：

利用读写控制模块接收主控装置发送的业务指令，根据所述业务指令向目标串口的读写控制端口发送读/写控制指令；

利用读写控制端口将接收到的读/写控制指令发送到对应连接的可读写存储芯片；

当对应连接的可读写存储芯片接收到写控制指令时，执行所述根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片的第一目标地址；当接收到读控制指令时，根据接收到的第一地址信号读取当前可读写存储芯片的第一目标地址上的第三业务数据。