KR910007284A - 디지탈 제어 pll회로 - Google Patents

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Abstract

내용 없음

Description

디지탈 제어 PLL회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 PLL회로를 포함하는 라디오 수신기 부의 블록다이어그램,
제2도는 제1도의 디지탈 펄스공급회로의 실시예에 대한 블록다이어그램,
제3도 및 제4도는 여러가지 동작조건하에서 제1도의 PLL회로에 관련된 전압파형 대 타임그래프.

Claims (19)

  1. 입출력을 가지는 VCO(46); 기준신호의 주파수 및 위상과 VCO출력신호를 비교하며, 기준신호 및 VCO출력신호 사이의 위상차에 따르는 기간을 가지는 출력신호를 발생하도록 되어 있는 비교수단(28); 입출력을 가지는 충전/방전회로(36); 충전/방전회로의 출력에 연결된 하나의 단자를 가지는 전하축적소자(38); 및 제1입력과 VCO의 입력에 연결된 출력을 가지는 루우프 필터(42)를 포함하는 PLL회로에 있어서, 출력에서 본질적으로 겹치지 않는 상보인에이블/디스에이블 신호를 발생하기 위한 인에이블/디스에이블 신호수단(20); 상기 비교수단의 출력과 충전/방전회로의 입력사이에 연결되며, 비교수단과 충전/방전회로(36) 사이의 도통을 제어하기 위하여 제1(PH1) 상보 인에이블/디스에이블 신호에 연결되는 제어입력을 가지는 제1게이팅수단(32, 34) 및 충전/방전회로의 출력과 루우프 필터의 제1압력사이에 연결되며, 충전/방전회로와 루우프 필터 사이의 도통을 제어하기 위하여 제2(PH2) 상보인에이블/디스에이블 신호에 연결되는 제어입력을 가지는 제2게이팅수단(40)을 포함함으로써 상기 비교수단이 충전/방전회로에 연결되고 그 충전/방전회로는 루우프 필터로부터 전기적으로 분리되거나 비교수단이 충전/방전회로로부터 전기적으로 분리되고 충전/방전회로는 루우프 필터에 연결되는 것을 특징으로 하는 PLL회로.
  2. 1항에 있어서, 루우프 필터(42)는 반전입력 및 룰력을 가지는 증폭기(54)와 제1,2캐패시터(58, 56)와 제3게이팅 수단(60)을 포함하고; 증폭기의 반전입력은 제2게이팅 수단(40)의 출력과 제1커패시터의 제1단자와 제3게이팅수단의 제1입력/출력 단자에 연결되고; 제1커패시터의 제2단자(99)는 제2커패시터의 제1단자에 연결되고; 제2커패시터의 제2단자(102)는 증폭기의 출력가 VCO(46)의 입력에 연결되고; 제3게이팅수단의 제어단자는 제1(PH2) 상보 인에이블/디스에이블신호에 연결되어 제3게이팅수단이 제1상보인에이블/디스에이블 신호로 인에이블될 때 제1커패시터의 제1, 2단자가 서로 연결되는 PLL회로.
  3. 제 2 항에 있어서, 증폭기(54)의 출력에 연결되는 입력을 가지며 VCC(46)의 입력에 연결되는 출력을 가지는 리드-랙 필터(44)를 더 포함하는 PLL회로.
  4. 제1항에서 제3항중 어느 한 항에 있어서, VCO(46)의 출력에 연결된 입력을 가지며 비교수단(28)의 입력에 연결된 출력을 가지는 N분할회로(50)를 더 포함하는 PLL회로.
  5. 제1항에서 제4항중 어느 한 항에 있어서, 비교수단은 디지탈 위상 검출기(28)인 PLL회로.
  6. 제1항에서 제4항중 어느 한 항에 있어서, 전하축적소자는 제3커패시터 (38)인 PLL회로.
  7. 제1항에서 제6항중 어느 한 항에 있어서, 제1게이팅수단은 낸드게이트(32)와 앤드게이트(34)를 포함하고, 제2게이팅수단은 제1전달게이트(4)를 포함하는 PLL회로.
  8. 제1항에서 제7항중 어느 한 항에 있어서, 충전/방전회로(36)는 두개의 p채널 FET(109, 111)와 두개의 n채널 FET(113, 115)의 직렬조합을 포함하는 PLL회로.
  9. 제2항에서 제7항중 어느 한 항에 있어서, 제3게이팅수단은 제2전달 게이트(60)를 포함하는 PLL회로.
  10. 제9항에 있어서, 제1, 2전달 게이트(40, 60)는 각각 한쌍의 상보 FET(41, 43, 61, 63)를포함하는 PLL회로.
  11. 제10항에 있어서, 전 FET는 MOS트랜지스터인 PLL회로.
  12. 제11항에 있어서, 리드-랙 필터(44)를 제외한 모든 구성소자는 실리콘 IC칩에 형성되는 PLL회로.
  13. 내부기준 주파수 신호를 받기위한 기준 주파수 입력단자; 발진출력 신호를 발생하기 위한 VCO(46); 근사적으로 기준 신호 주파수를 가지는 신호로 VCO의 출력 신호를 반전하기 위한 디지탈 구동기(50); 디지탈 구동기를 제어하기 위한 수단(12); 기준 주파수 신호와 디지탈 구동기의 출력신호(DIVN) 사이의 위상차 크기와 방향을 한정하는 최초 증가 주파수와 최초 감소 주파수를 발생하기 위한 디지탈 위상 검출기(28); 커패시터(38); 및 커패시터의 전압에 따라 VCO 제어전압 신호를 발생하기 위한 루우프 필터(42)를 포함하는 PLL회로에 있어서, 기준주파수 신호에 동기되며 겹치지 않는 제1, 2클력 신호(PH1, PH2)를 발생하기 위해서 기준 주파수 신호에 응답하는 클럭신호원(20); 제2클럭 신호주기 동안 선택적으로 커패시터를 충전하고 방전하기 위한 제2클럭신호(PH2)와 최초 감소 주파수 및 최초 증가 주파수 신호의 제어하에 있는 차아지 펌프수단(32, 34, 36); 및 루우프 필터의 입력에 커패시터의 전압을 연결하기 위해 제1클럭신호(PH1)로 제어되는 스위칭 전달 게이트(40)의 포함을 특징으로 하는 PLL회로.
  14. 제13항에 있어서, 루우프 필터는 제2클럭신호(PH2)로 클럭되는 스위치도 커패시터(56, 58)를 포함하는 AC 피이드백 수단으로 된 PLL회로.
  15. 제13항 또는 제14항에 있어서, PLL회로가 록될 때 고정된 길이 증가 주파수 떨림신호를 발생하기 위한 디지탈 펄스 공급 발생수단; 최초 증가 주파수 제어신호와 고정된 길이 증가 주파수 떨림 신호의 OR 논리인 제2증가주파수 출력을 발생하기 위한 게이팅 수단(32, 34); 및 차아지 펌프수단(36)은 제2증가 주파수 출력신호의 제어하에 있는 PLL회로.
  16. 제13항에 있어서, 제15항중 어느 한 항에 있어서, 루우프 필터(42)의 출력과 VCO(46)의 제어입력단자 사이에 연결된 리드-랙 필터(44)를 더 포함하며; 리드-랙 필터는 루우프 필터의 출력 신호로부터 기준 주파수 신호의 주파수에 있는 신호를 제어하는 PLL회로.
  17. 제16항에 있어서, 리드-랙 필터를 제외한 PLL회로는 CMOS IC기술로 구성되는 PLL회로.
  18. 제13항에 있어서, 차아지 펌프수단은 제2클럭펄스신호(PH2)의 지속시간에 차아지 펌프 충전 및 방전주기의 최대지속 시간을 제한하기 위한 게이트 수단(32, 34)를 포함하는 PLL회로.
  19. 제18항에 있어서, 게이트 수단은 제1,2게이트회로(32, 34)를 포함하고; 제1게이트 회로는 최초 감소 주파수 신호를 받기 위한 소오스 입력단자와 제2클럭신호(PH2)를 받기 위한 클럭입력 단자와 스위치드 소오스 출력단자와 최초 감소 주파수 신호 및 제2클럭 신호의 낸드 논리인 스위치드 소오스 출력단자에서 스위치드 소오스 신호를 발생하기 위한 수단을 포함하고; 제2게이트 회로는 제2증가 주파수 신호를 받기 위한 싱크입력 단자와 스위치로 싱크 출력단자와 제2감소 주파수 신호와 제2클럭 신호의 앤드논리인 스위치드 싱크 출력단자에서 스위치드 싱크신호를 발생하기 위한 수단을 포함하는 PLL회로.
    ※ 참고사항 : 최초 출원 내용에 의하여 공개하는 것임.
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