KR910005302B1 - 디지탈 이동 검출장치 - Google Patents

Abstract

내용 없음.

Description

디지탈 이동 검출장치

제1도는 본 발명의 디지탈 이동 검출장치의 일 실시예를 도시하는 블록도.

제2도는 속도를 구하기 위한 순서도.

제3도는 여자회로(80)의 상세 블록도.

제4도는 이상회로(70)의 상세 블록도.

제5도는 기준 발생회로의 상세 블록도.

제6도는 위상비교회로의 상세 블록도.

제7도는 속도를 검출하는 본 발명의 다른 실시예에 의한 디지탈 이동 검출장치를 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 동기기 20 : 이상회로

30 : 기준 발생회로 40 : 위상비교회로

50 : 제어 증폭기 60 : 전압-주파수 변환기

70 : 분주기 80 : 여자회로

90 : 위치 검출회로(래치회로) 100 : 마이크로 컴퓨터

110 : 속도검출회로

본 발명은 회전하는 물체의 회전위치나 회전속도 및 이동하는 물체의 이동 위치나 이동 속도 등을 디지탈량으로서 검출하는 디지탈 이동 검출장치에 관한 것이다.

종래의 회전체의 속도 검출에는 직류발전기나 동일한 구조를 가지는 속도 발전기가 사용되고, 회전체의 위치 검출에는 회전체의 축에 결합된 전위차계가 사용된다. 또 직선이동체의 속도나 위치의 검출은 기어 등에 의하여 회전운동으로 변환한 후 동일한 방법은 검출하고 있다.

이와 같이하여 검출된 속도나 위치의 신호는 속도 제어나 위치제어의 피이드백 신호로서 사용되는 일이 많다. 이들의 제어회로가 아날로그회로로 구성되는 경우에는 상기 검출신호는 아날로그신호로서 검출되므로 제어에도 적합했었다.

그러나, 최근에는 마이크로 컴퓨터 등의 기술의 진보에 따라 디지탈회로로 제어회로가 구성되어 대단히 높은 정밀도와 안정성을 가진 속도 제어나 위치 제어가 쉽게 실현될 수 있게 되었다. 디지탈회로는 아날로그회로에 대하여 상기한 이점이 있는 이외에 조정요소도 적고 마이크로 컴퓨터를 사용하므로써 제품 가격을 싸게 할 수 있는 등 많은 이점이 있다.

디지탈회로에 의하여 속도나 위치의 제어를 실시할 경우 피이트 백 신호도 디지탈신호로서 검출할 필요가 있다.

이 경우에 아날로그 신호로 검출한 신호를 아날로그 디지탈 변환기(이후 A/D 변환기라 칭함)에 의하여 디지탈신호로 변환해서 사용하는 방법도 있으나, 일반적으로 검출한 최초의 아날로그신호의 정밀도 및 안정성이 디지탈회로의 정밀도 및 안정성보다 뒤떨어지기 때문에 디지탈회로로 구성한 이점이 반감된다. 또 속도 발전기나 전위차계는 기계적으로 미끄러지는 작동 부분이 있고 보수나 점검에 대한 비용이 많이드는 결점이 있다.

회전속도나 회전위치를 직접 디지탈 량으로서 검출하는 방법으로서 회전속도에 비례한 주파수를 출력하는 주파수 발전기나 회전펄스 발생기 등이 있는데, 이 경우 디지탈회로의 특징을 살린 높은 정밀도의 제어 검출신호로 사용하기 위해서는 1회전 당 검출펄스의 수를 상당히 많게 하는 것이 필요하다.

예를 들면 900rpm(=16rps)의 회전속도를 10ms의 샘플링 간격으로 12비트, 즉 약 0.025%(=2^-12)의 분해능력으로 검출하기 위해서는 1회전당 25,600 펄스의 회전펄스 발생기를 필요로 한다.

또, 이 경우의 960rpm에 있어서의 출력 펄스 주파수는 400KHz 이상이 되고 이 펄스신호를 회전펄스 발생기에서 제어장치까지 전송하는 것도 쉽지 않게 된다. 또 이러한 회전펄스 발생기는 대단히 정밀한 구조로 되기 때문에 취급이 대단히 어렵고, 또 값이 비싸지는 등의 문제가 있다.

본 발명은 상기와 같은 사정을 고려하여 위치나 속도를 단시간의 샘플링 시간에 있어서 높은 분해능력으로 디지탈적으로 검출하고, 또한 신호의 전송이나 취급이 용이한 디지탈 이동 검출장치를 제공하는 것을 목적으로 한다.

본 발명은 다상의 1차권선과 단상의 2차권선을 가지고 있다. 상기 1차권선 및 상기 2차권선의 어느 한쪽의 권선을 피검출체에 결합한 동기기(同期機)와 상기 1차권선에 다상의 여자신호를 인가하는 여자회로와 일정한 주파수의 제1의 2상신호를 발생하는 기준신호 발생회로와, 상기 2차권선에 유기되는 유기신호에서 90°위상이 다른 이상신호를 얻는 이상회로와 상기 유기신호와 상기 이상신호로 구성되는 제2의 2상신호를 상기 제1의 2상신호와 위상을 비교하여 위상차에 따른 위상차신호를 출력하는 위상비교회로와 상기 위상차신호에 따른 전압신호를 출력하는 제어 증폭기와 상기 전압신호에 따른 주파수의 펄스신호를 출력하는 전압-주파수 변환회로와, 상기 펄스신호를 계수하여 디지탈신호를 출력하는 분주기를 구비하고, 상기 디지탈 신호를 상기 여자회로에 입력하여 상기 여자신호의 주파수를 상기 위상차신호가 ＂0＂이 되도록 제어하고, 상기 펄스신호 또는 상기 디지탈신호에서 상기 피검출체의 속도 또는 위치등을 높은 분해 능력의 디지탈량으로 추종성이 양호하게 검출하는 디지탈 이동검출장치이다.

이하 본 발명을 도면을 참조하면서 설명한다.

제1도는 본 발명의 구성에 의한 일 실시예의 회로 구성도로서, 10은 동기기를 나타내고, 고정자측에 2상의 권선(11,12)를 가지고 회전자측에 단상의 권선(13)과 그 권선(13)에 발생한 전압을 취출(取出)하기 위한 슬립링(14) 및 브러시(15)를 가지고 있다. 회전자는 도시를 생략한 피회전 검출체와 기계적으로 결합된다. 20은 회전자의 권선(13)에 유기된 정현파상의 유기전압의 위상을 90°지연시키는 이상회로이고 30은 일정 주파수를 서로 90°위상이 다른 2상의 정현파신호를 발생하는 기준신호 발생회로이며, 40은 회전자 권선(13)에 유기된 유기전압과 이상회로(20)의 출력신호와의 2상 정현파신호와 기준신호 발생회로(30)의 출력의 기준 2상 정현파신호를 입력하여, 그 위상차에 따른 위상차신호를 출력하는 위상비교회로이고 50은 위상차신호에 따른 전압신호를 출력하여 저역(低域) 여파작용을 아울러 가지는 제어 증폭기이며 60은 제어 증폭기(50)의 출력전압에 따른 주파수의 펄스신호를 발생하는 전압-주파수 변환기(이후 V/F 변환기라 칭함)이다. 70은 V/F 변환기(60)의 출력펄스를 계수하는 분주기이고 80은 분주기(70)의 계수치를 디지탈 입력신호로하여 그에 따른 정현파와 여현파(余弦波)의 2상 정형파신호를 발생하여 동기기(10)의 고정자측에 있는 권선(11,12)을 여자하는 여자회로이며, 90은 기준신호 발생회로(30)에서의 기준신호를 타이밍 입력신호로하여, 그 상승 시각에 있어서 분주기(70)의 계수치를 기억하는 래치회로이고, 100은 래치회로(90)의 기억신호를 취입(取入)하여 위치제어나 속도제어를 위한 연산, 제어 등을 하는 마이크로 컴퓨터이다.

상기 구성에 있어서, 제어 증폭기(50)의 출력전압에 따른 주파수의 펄스를 V/F 변환기(60)로부터 출력하고, 이 펄스를 분주기(7)로 계수하여 후기하는 여자신호의 전기각(이하 단순히 위상이라 칭함)θ₀의 디지탈 신호로 한다. 따라서 이 θ₀의 값은 제어 증폭기(50)의 출력전압에 따른 속도로 시시각각 변화하는 디지탈 신호가 된다. 디지탈신호를 입력하여 여자회로(80)는 sin θ₀와 cos θ₀의 위상관계를 가지는 교류전압을 출력하여 상기 여자신호로 한다.

이 여자신호는 동기기(10)의 고정자측의 권선(11)을 sin θ₀로, 권선(12)을 cos θ₀로 여자한다. 이때 고정자측 권선과 회전자측 권선과의 회전위치관계는 제1도에 도시한 것과 같이 θ만 다르게 되어있으면 회전자측의 권선(13)에서 cos(θ₀-θ)의 위상관계를 가지고 있는 교류전압이 유기된다. 이 유기전압은 이상회로(20)에서 90°만큼 위상이 지연되어서 sin(θ₀-θ)의 신호가 얻어진다. 한편 기준신호 발생회로(30)에서 cos θ^*, sin θ^*의 신호가 출력되고, 위상비교회로(40)는 이들의 신호를 입력으로 하여 (1)식의 연산을 행하여 sin{θ^*-(θ₀-θ)}에 따른 위상차신호를 출력한다.

sin θ^*·cos(θ₀-θ)-cos θ^*·sin(θ₀-θ)=sin{θ^*-(θ₀-θ)} ………(1)

이 위상차신호를 제어 증폭기(50)에 의하여 제어 증폭하여 전압신호로 출력한다. 제어증폭으로서는 일반적으로 비례적분 동작을 이용한다. 이 경우에 위상차신호가 정(正)일 때는 출력이 증대하고, 반대로 부(負)일 때는 감소하며, 정확히 0일때는 출력이 변화하지 않고 그때의 값으로 일정하게 유지되도록 동작한다. 이 제어 증폭기(50)의 출력전압을 V/F 변환기(60)에 입력하여 전압의 크기에 비례하는 주파수의 펄스신호로 변환한다. 이 펄스신호를 분주기(70)로 계수하여 상기의 여자신호의 위상 θ₀를 부여하는 디지탈신호로서 여자회로(80)에 입력한다. 이하 상기한 바와 같이 sinθ₀, cosθ₀의 2상의 여자신호를 출력하여 동기기(10)의 고정자측 권선 11,12를 여자하고 신호가 일주하는 폐(閉)루우프를 형성한다.

이 신호에 의하여 동기기(10)의 회전자측 권선(13)의 유기전압의 위상(이하 단순히(θ₀-θ)라 칭함)은 기준신호의 위상(이하 단순히 θ^*라 칭함)과 동일해지도록 제어된다.

예를 들면(θ₀-θ)가 θ^*보다 지연되었을 때 위상차신호 sin{θ^*-(θ₀-θ)는}정(正)되고, 제어증포기(50)의 출력전압이 증대하여, V/F 변환기(60)의 출력 펄스 주파수가 증가한다. 이에 대하여 분주기(70)에서 출력하는 디지탈신호 θ₀가 변화하는 속도, 즉 여자신호의 주파수는 θ^*가 변화하는 속도, 즉 기준신호의 주파수 보다 높아지고, (θ₀-θ)는 θ^*와 동일해지는 방향(진행 위상)으로 제어된다. 또 반대로 (θ₀-θ)가 θ^*보다 진행 위상이 되었을 때 V/F 변환기(60)의 출력 펄스 주파수가 감소하여 여자신호의 주파수는 기준신호의 주파수 보다 낮아져서 (θ₀-θ)는 θ^*와 동일해지는 방향(지연 위상)으로 제어된다. 또, (θ₀-θ)와 θ^*가 동일해지면 제어 증폭기(50)의 출력전압은 일정한 값을 유지하고 여자신호의 주파수는 기준신호의 주파수와 동일하고 (θ₀-θ)과 θ^*가 그대로 동일한 상태를 유지한다.

도시를 생략한 피회전 검출체가 회전자측 권선(13)이 회전하여 고정자측 권선과의 회전위치 관계 θ가 변화하면 상기에 설명한 제어동작이 실행되어 언제나(θ₀-θ)와 θ^*가 동일한 상태로 제어된다.

상기와 같이 2개의 신호의 위상을 비교해서 소정의 위상관계로 제어하는 일주회로 구성을 일반적으로 위상 고정 루우프(이하 PLL이라 칭함)로 칭하고, 본 발명은 이 PLL내에 동기기를 포함한 구성으로 하고 있다.

이와 같이 θ가 변환하여도 (θ₀-θ)와 θ^*가 항상 동일하게 제어되므로 θ₀즉 분주기(70)의 계수치는(θ₀+θ)와 동일한 디지탈치로 제어되게 한다. 따라서 기준신호의 위상 θ^*와 분주기(70)의 계수치(θ^*+θ)를 판독하여 차(差)를 구하면 회전위치 θ를 구할 수 있게 된다.

제1도의 실시예에서는 주기함수인 것을 이용해서 기준신호 발생회로(30)에서 출력되는 θ^*가 ＂0＂의 시각으로 변화하는 타이밍신호에 의하여 그 시각에 있어서의 분주기(70)의 계수치를 래치회로(90)에 기억해서 차를 구하는 조작을 하지 않고 즉시 회전위치 θ를 구하고 있다. 이 래치회로(90) 마이크로 컴퓨터(100)의 입력회로에 접속하고, 래치회로(90)에 기억한 회전위치 θ를 마이크로 컴퓨터(100)가 판독한다. 또, 회전속도는 일정시간의 회전위치의 변화로부터 구할 수 있고, 기준신호는 일정 주파수를 사용하므로 이 주기를 일정시간으로 사용한다.

기준신호 발생회로(30)로부터의 타이밍신호를 마이크로 컴퓨터(100)에 중간삽입신호로서 입력하고 그 시각에서 마이크로 컴퓨터(100)는 중간삽입 프로그램을 실행개시하여 회전속도를 구할 수 있다. 이때의 중간삽입 프로그램의 순서도를 제2도에 도시한다. 중간삽입이 실행되는 마이크로 컴퓨터(100)는 래치회로(90)에 기억한 회전위치 θ를 기억시키고 이것을 레지스터 A에 저장한다. 레지스터 B에는 앞에서의 중간삽입으로 기억시킨 θ가 저장되어 있고 레지스터 B의 값에서 레지스터 A의 값을 감산해서 전번의 중간삽입에서 이번회의 중간삽입까지의 시간의 θ의 변화, 즉 회전속도를 구하여 레지스터 C에 저장한다.

그 다음 레지스터 A에 저장하고 있는 금번에 입력한 θ의 값을 레지스터 B에 옮겨서 다음번의 중간삽입의 준비를 하고 다시 복귀시켜 중간삽입 프로그램을 끝낸다. 결과로서 레지스터 B에 현재의 회전위치, 레지스터 C에 현재의 회전속도가 저장된다.

이상, 본 발명의 구성되는 작용을 원리적으로 설명했으나 다시 상세히 구체적 설계수치를 제시하여 설명한다. 피회전 검출체의 초대회전속도나 1920rpm, 회전위치의 검출분해 능력이 15비트, 즉 2^-15(≒0.003%)의 실시예에 대하여 설명한다.

회전위치의 검출 분해능력에서 분주기(70)는 15비트의 카운터를 사용하고, 분주비 N을 32,768(=2¹⁵)로 한다.

피회전 검출체의 회전각속도 ω(=d/dt)와 여자신호의 각 속도 ω₀(=dθ₀/dt) 및 기준신호의 각 속도 ω^*(=dθ^*/dt)와의 관계는 각 위상 θ, θ₀, θ^*의 관계와 동일하게 언제나(ω₀-ω)는 ω^*와 동일하게 제어된다. 따라서 ω₀=ω^*+ω가 되고, 또 각각의 속도 ω, ω₀, ω^*에 대한 각 주파수 f, f₀, f*는 비례관계에 있고, 정전(正轉)과 역전(逆轉)을 고려하면 f₀는(f^*-f)와 (f^*+f)의 사이에서 변환된다. 여기에서 피회전 검출체의 최대 회전속도가 1920rpm에서 max=32Hz가 되고, 변화하는 여자신호의 주파수 f^* ₀가 ＂0＂ 또는 부가되지 않도록 기준신호의 주파수 f^*를 128Hz로 선정한다. V/F 변환기(60)는 분주기(70)의 분주비 N를 32,768로 했으므로 여자신호의 최대주파수 (128+32Hz)를 배로한 값의 약 5.3MHz의 최대 주파수가 출력 가능한 것을 선정한다.

제3도에 여자회로(80)의 상세 블록도를 도시한다. 분주기(70)에서 출력하는 15비트의 디지탈신호 θ₀(θ^*+θ)중, 상위 8비트를 ROM(81,82)의 어드레스에 입력한다. (81)에는 어드레스 입력 θ₀에 따라 sin θ₀를 출력하는 함수를, ROM(82)에는 cos θ₀를 출력하는 함수를 기입해 놓는다. 따라서 각 ROM(81,82)의 출력에서 디지탈신호 θ₀의 상위 8비트에 따라 sin θ₀, cos θ₀로 변환된 8비트의 디지탈신호가 출력된다.

이 디지탈신호를 디지탈 아날로그 변환기(이하 D/A 변환기라 칭함 : 83,84)에 의하여 2상의 정현파로서 아날로그 신호를 변환한다. 이 아날로그신호를 저역여파회로(85,86)에 입력하고, 디지탈신호에 의하여 발생하는 계단형상의 파형을 평활하게하여 여자신호로 한다. 이와 같이 저역여파회로(85,86)의 작용에 의하여 15비트의 디지탈신호로 θ₀의 하위 7비트를 생략하고 ROM는 256바이트의 작은 용량의 것을 사용할 수 있게 된다.

제4도에 이상회로(20)를 상세히 도시한다. 이것은 전역(全域)필터회로라고도 호칭되는 공지의 회로인데 저역필터회로(21)와 증폭기(22), 및 감산기(23)로 구성된다. 저역필터회로(21)의 차단 주파수를 입력하는 정현파의 주파수와 동일하게 선택하면 출력은 입력 정현파에 대하여 위상이 45°지연되고 증폭이 3/ 2의 정현파신호가 된다. 이 출력을 증폭기(22)에 의하여 2배로 증폭하고, 또 감산기(32)에 의하여 입력의 정현파와의 차를 취한다. 입력의 정현파를 cos(θ₀-θ)로 하면 이상회로(20)의 출력은 (2)식의 관계에서 sin(θ₀-θ)가 된다.

2×

cos(θ₀-θ-

-cos(θ₀-θ)=sin(θ₀-θ) …………… (2)

기준신호 발생회로(30)의 상세 블록도를 제5도에 도시한다. 이 기준신호 발생회로(30)는 상기 여자회로(80)와 유사한 회로로서, 수정진동자(31)를 구비한 수정발진회로(32)의 출력펄스신호를 카운터(33)에 의하여 계수하고, 그 계수치, 즉 기준신호의 위상 θ^*을 sin함수, cos함수를 기입한 (34,35)의 어드레스에 입력하도록 구성한다.

제6도는 위상비교회로(40)를 상세히 도시하는 블록도로서(41,42)는 sin(θ₀-θ), cos(θ₀-θ)의 아날로그 신호와 sin θ^*, cos θ^*의 디지탈신호를 입력으로하여 각각 승산해서 sin θ^*·cos(θ₀-θ), cos θ^*·sin(θ₀-θ)의 아날로그신호를 출력하는 승산형 D/A변환기(예를 들면 아날로그 디바이스사의 AD 7523 등)이다. 43은 승산형 D/A변환기(41,42)의 출력신호의 차를 연산해서 sin{θ^*-(θ₀-θ)}의 위상차신호를 출력하는 감산기로 구성된다.

이상에 설명한 본 발명에 의한 구체적 설계치에 의하면 회전위치의 검출은 7.8ms의 샘플링 시간마다 1회전에 대하여 15비트의 디지탈치로서 얻어지고, 또 회전속도의 검출은 최대 회전속도 960rpm(=16rps)의 경우, 7.8ms의 샘플링 시간마다 1/8회전(=2^-3회전)하므로 최대 회전속도에 대하여 12비트의 디지탈치로서 얻어지는 디지탈 이동 검출장치를 제공할 수 있다.

제7도는 회전속도를 디지탈치로 검출하는 다른 실시예로서, 제7도중, 제1도와 동일한 부호는 동일 소자이고, 110은 본 실시예에서 새로이 부가한 속도검출회로이다. 이 속도검출회로(110)는 V/F 변환기(60)의 출력펄스를 계수하는 15비트의 카운터(111)를 클리어 하는 단(單)안정 멀티 바이브레이터(112)와 카운터(111)의 계수치를 기억하는 래치회로(113)로 구성된다.

상기 구성에 있어서, 카운터(111)는 V/F 변환기(60)의 출력 펄스를 계수한다. 래치회로(113)는 기준신호 발생회로(30)로부터의 기준신호를 기억 타이밍 입력으로하고, 기준 번호의 강하 시각에 있어서의 카운터(111)의 계수치를 기억한다. 카운터(111)는 그 직후에 단안정 멀티 바이브레이터(112)로부터의 출력펄스에 의하여 계수치를 클리어하고, 재차 ＂0＂에서 계수를 시작한다. 이 경우 기억하는 타이밍과 클리어하는 타이밍은 단안정 멀티 바이브레이터(112)의 미소지연 시간에 동작시킨다.

상기 설계수치예와 같이 기준신호의 주파수를 128Hz, 분주기(70)를 15비트로 하고, 회전속도가 960rpm(=16rps)의 경우, V/F 변환기(60)의 출력펄스의 주파수는 4,718,592(=32,768×(128+16)Hz)가 된다. 이 출력펄스를 샘플링 시간 7.8ms(=1/128s)사이의 계수로 하면 36,864의 계수치가 되나, 카운터(111)는 15비트 즉 32,768에서 오우버 플로우하기 때문에 나머지 4096이 래치회로(113)에 기억된다. 또 회전속도가 역전해서 960rpm의 경우, V/F 변환기(60)의 출력펄스의 주파수는 3,670,016Hz(=32,768×(128-16)Hz)가 되고, 샘플링 시간 7.8ms 사이의 계수치는 28,672이고, 오우버 플로우는 생기지 않는다.

여기에서 디지탈치를 취급할 경우, 일반적인 경우와 같이 풀스케일의 1/2까지는 정의 수로서 취급하고 그 이상은 부의 수로서 취급하므로 28,672는 -4,096로서 취급된다.

이와 같이 본 실시예에 의하면 속도검출회로(11)를 부가하므로써 회전속도가 디지탈치로서 검출되므로 마이크로 컴퓨터(100)는 이 디지탈치를 단순히 판독하는 것뿐이고 연산을 할 필요가 없으며, 소프트 처리의 부담을 경감한 디지탈 이동 검출장치를 제공할 수 있게된다.

이상에서 설명한 실시예에서는 동기기의 고정자측을 일차권선으로하여 여자신호를 인가하고, 회전자측을 2차권선으로하여 신호를 취출하도록 구성했으나, 반대로 회전자측 권선을 1차권선, 고정자측을 2차권선으로해서 구성해도 같은 효과를 얻을 수 있다. 또, 동기기의 회전자측 권선에서 신호를 취출하는 슬립링과 브러시 대신에 회전변압기를 이용해서 브러시레스화한 동기기를 사용한 디지탈이동 검출장치로 할 수도 있다.

이상의 설명과 같이 본 발명에 의하면 동기기의 회전자의 동작에 추종하는 PLL이 정현함수연산에 의하여 연속적으로 실행되고, 우수한 추종성과 높은 분해능력으로 디지탈량으로서 피검출체의 위치나 속도를 검출하는 디지탈 이동 검출창치를 제공할 수 있다.

또, 2차권선이 단상의 값이 싸고 소형의 동기기를 사용할 수 있고, 동기기만을 피검출체의 근방에 설치하면 되고, 나쁜 환경에서도 사용할 수 있으며, 검출부와 동기기 사이의 신호전송선은 낮은 주파수를 사용할 수 있어 신호의 전송이나 취급을 쉽게 할 수 있고, 신뢰성도 높다.

상기한 설명의 실시예에서는 어느 것이나 동기기는 극대수=1의 경우를 나타냈으나, 이것을 극대수=m(m〉1)의 다극대수의 동기기로 함으로써 기계적인 회전위치 θ에 대하여 전기적인 회전위치를 m 배위 m·θ로 할 수 있고, 검출분해 능력도 1/m 배가되고 또 검출정밀도가 향상된 디지탈 이동 검출장치를 제공할 수 있다.

또 동기기는 회전형 동기기에서 설명했으나, 이것을 직선형 동기기로하여 직선이동에 있어서의 위치나 속도를 직접적으로 디지탈치로 검출하는 디지탈 이동 검출장치도 제공할 수 있게된다.

Claims (4)

1. 다상의 1차권선(11,12)과 단상의 2차권선(13)을 가지고 있고 상기 1차권선 및 상기 2차권선의 어느 한쪽의 권선을 피검출체에 결합한 동기기(10)와, 상기 1차권선에 다상의 여자신호를 인가하는 여자회로(80)와, 일정한 주파수의 제1의 2상신호로 구성되는 기준신호를 출력하는 기준신호 발생회로(30)와, 상기 2차권선에 유기되는 소정의 주파수의 제1의 교류전압에서 위상차 90°의 제2의 교류전압을 얻는 이상회로(20)와, 상기 기준신호와 상기 제1의 교류전압 및 제2의 교류전압으로 구성되는 제2의 2상신호를 비교하고 위상차에 따른 위상차신호를 출력하는 위상비교회로(40)와, 상기 위상차신호에 따른 전압신호를 출력하는 제어 증폭기(50)와, 상기 전압신호에 따른 주파수의 펄스신호를 출력하는 전압-주파수 변환회로(60)와, 상기 펄스신호를 계수하여 디지탈신호를 출력하는 분주기(70)를 설치하고, 상기 디지탈신호를 상기 여자회로에 입력해서 상기 여자신호의 주파수를 상기 위상차신호 ＂0＂이 되도록 제어하고, 상기 기준신호 발생회로의 출력과 상기 분주기의 출력에서 상기 피검출체의 위치를 디지탈치로 검출하는 위치검출수단을 설치한 것을 특징으로 하는 디지탈 이동 검출장치.
2. 제1항에 있어서, 상기 위치검출수단은 상기 기준신호의 일정위상의 시각에 상기 분주기로부터 출력되는 디지탈치를 기억하여 위치신호로서 출력하는 래치회로(90)로 구성된 것을 특징으로 하는 디지탈 이동 검출장치.
3. 다상의 일차권선(11,12)과 단상의 2차권선(13)을 가지고 있고 상기 1차권선 및 상기 2차권선의 어느 한쪽의 권선을 피검출체에 결합한 동기기(10)와, 상기 1차권선에 다상의 여자신호를 인가하는 여자회로(80)와, 일정한 주파수의 제1의 2상신호로 구성되는 기준신호를 출력하는 기준신호 발생회로(30)와, 상기 2차권선에 유기되는 소정의 주파수의 제1의 교류전압에서 위상차 90°의 제2의 교류전압을 얻는 이상회로(20)와, 상기 기준신호와 상기 제1의 교류전압 및 제2의 교류전압으로 구성되는 제2의 2상신호를 비교하고 위상차에 따른 위상차신호를 출력하는 위상비교회로(40)와, 상기 위상차신호에 따르는 전압신호를 출력하는 제어 증폭기(50)와, 상기 전압신호에 따른 주파수의 펄스신호를 출력하는 전압-주파수 변환회로(60)와, 상기 펄스신호를 계수하여 디지탈신호를 출력하는 분주기(70)를 구비하고, 상기 디지탈신호를 상기 여자회로에 입력해서 그 여자신호의 주파수를 상기 위상차신호가 영이 되도록 제어하고, 상기 기준신호 발생회로의 출력과 상기 전압-주파수 변환기의 출력에서 상기 피검출체의 속도를 디지탈치로 검출하는 속도검출수단(110)을 설치한 것을 특징으로 하는 디지탈 이동 검출장치.
4. 제3항에 있어서, 상기 속도검출수단은 상기 전압-주파수 변환회로의 출력펄스를 계수하는 계수회로(111)와, 상기 기준신호의 일정 위상의 시각에 상기 계수회로의 계수치를 기억하여 속도검출신호로서 출력하는 래치회로(113)와, 상기 래치회로에 기억한 후에 상기 계수회로의 계수치를 영으로 하는 리세트회로(112)로 구성된 것을 특징으로 하는 디지탈 이동 검출장치.

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