KR860001999B1

KR860001999B1 - 디지탈 이동 검출 장치

Info

Publication number: KR860001999B1
Application number: KR1019830000260A
Authority: KR
Inventors: 료오이찌 구로자와
Original assignee: 도오쿄오 시바우라덴기 가부시기가이샤; 사바쇼오이찌
Priority date: 1982-01-26
Filing date: 1983-01-24
Publication date: 1986-11-12
Also published as: JPH0346762B2; JPS58127294A; GB2113932A; US4556885A; GB2113932B; DE3234780C2; BR8205508A; DE3234780A1; AU8804482A; AU544632B2; KR840003362A

Abstract

내용 없음.

Description

디지탈 이동 검출 장치

제 1 도는 본 발명의 디지탈 이동 검출장치의 한 실시예를 도시하는 블록도.

제 2 도는 위상비교회로(10)를 설명하기 위한 파형도.

제 3 도는 속도를 구하기 위한 순서도.

제 4 도는 기준 신호 발생회로(30)의 상세블록도.

제 5 도는 여자회로(80)의 상세블록도.

제 6 도는 위치와 속도를 검출하는 본 발명의 다른 실시예에 의한 디지탈 이동 검출장치의 블록도.

제 7 도는 위치를 검출하는 본 발명의 또다른 실시예에 의한 디지탈 이동 검출장치의 블록도.

제 8 도는 이동량을 펄스 신호로 출력하는 본 발명의 또다른 실시예에 의한 디지탈 이동 검출장치의 블록도.

제 9 도는 펄스비교회로(120)를 설명하기 위한 파형도.

제10도는 위치를 검출하는 본 발명의 또다른 실시예에 의한 디지탈 검출장치의 블록도.

제11도는 기준 신호 발생회로(140)의 상세블록도.

제12도는 위상비교회로(150)의 상세블록도.

* 도면의 주요부분에 대한 부호의 설명

10,130 : 동기식 전동기 20 : 파형정형회로

30,140 : 기준 신호 발생회로 32,142 : 발진회로(수정발진회로)

40,150 : 위상비교회로 50,160 : 제어증폭기

60 : 전압-주파수 변환기 33,70,143 : 분주기

80 : 여자회로 90,113 : 위치검출회로(래치회로)

100 : 마이크로 컴퓨터 110 : 속도검출회로

111 : 계수회로 112 : 리세트회로(단안정 멀티바이브 레이터)

120 : 펄스비교회로(D형 플립플롭)

본 발명은 회전하는 물체의 회전위치나 회전속도 및 이동하는 물체의 이동위치나 이동속도 등을 디지탈량으로써 검출하는 디지탈 이동 검출장치에 관한 것이다.

종래의 회전체의 속도 검출에는 직류 발전기와 동일한 구조를 한 속도 발전기가 사용되고, 회전체의 위치 검출에는 회전체의 축에 결합된 전위차계가 사용된다. 또, 직선 이동체의 속도나 위치의 검출은 기어등으로 회전운동으로 변환한 후, 동일한 방법으로 검출하고 있다.

이와 같이 검출된 속도나 위치의 신호는 속도제어나 위치제어의 귀환 신호로서 사용되는 일이 많다. 이들의 제어회로가 아날로그 회로로 구성되는 경우, 상기 검출신호는 아날로그 신호로서 검출되므로 제어에 적합했다.

그러나, 최근에는 마이크로 컴퓨터 등의 기술의 진보에 의하여 디지탈 회로의 제어회로가 구성되어 대단히 높은 정밀도와 안정성을 지닌 속도제어나 위치제어가 쉽게 실현되고 있다. 디지탈 회로는 아날로그 회로에 대하여 상기의 잇점 외에도 조정 요소가 적고, 마이크로 컴퓨터를 사용하므로서 제품가격을 값싸게할 수 있는 등 많은 잇점이 있다.

디지탈 회로에 의해 속도나 위치의 제어를 실시할 때, 궤환신호도 디지탈 신호로서 검출할 필요가 있다. 이경우, 아날로그 신호로 검출한 신호를 아날로그 디지탈 변환기(이하, A/D변환기라 칭한다)에 의해 디지탈 신호로 변환해서 사용하는 방법도 있으나, 일반적으로 검출한 최초의 아날로그 신호의 정밀도, 안정성이 디지탈 신호의 정밀도, 안정성 보다 낮기 때문에 디지탈 회로로 구성한 잇점이 반감된다. 또, 속도 발전기나 전위차계는 기계적인 접동 부분이 있으며, 보수·점검에 대한 비용이 많이 드는 결점이 있다.

회전속도나 회전위치를 직접 디지탈량으로써 검출하는 방법으로는 회전속도에 비례하는 주파수를 출력하는 주파수 발전기나 회전 펄스 발생기 등이 있다. 이 경우, 디지탈 회로의 특징을 살린 고정밀도의 제어의 검출신호로써 사용하기 위해서는 1회전 당의 검출펄스수를 상당히 증가시키는 것이 필요하다. 예를 들면, 960rpm(=16rps)의 회전속도를 10ms의 샘플링 간격으로 12비트, 즉 약 0.025%(=2^-12)의 분해능으로 검출하기 위해서는 1회전당 25,600펄스의 회전발생기를 필요로 한다.

또, 이 경우 960rpm에 있어서의 출력펄스 주파수는 400kHz 이상이 되고, 이 펄스신호를 회전펄스 발생기에서 제어 장치까지 전송하는 일도 어려워진다. 또 이러한 회전펄스 발생기는 대단히 정밀한 구조가 되기 때문에 취급이 어렵고, 또 값이 비싸지는 문제가 있다.

본 발명은 상기 실정을 고려하여, 위치나 속도를 단시간의 샘플링 시간에 있어서 높은 분해능으로 디지탈적으로 검출하고, 또한 신호의 전송이나 취급이 쉬운 디지탈 이동 검출장치를 제공하는 것을 목적으로 한다.

이하, 본 발명을 도면을 참조하여 설명한다.

제 1 도는 본 발명의 구성에 의한 한 실시예의 회로 구성도이다. 동 도면에서(10)은 동기식 전동기를 도시하고, 고정구 측에는 2상의 권선(11),(12)이 있고, 회전구 측에는 단상의 권선(13)과 이 권선(13)에 발생한 전압을 취출하는 슬립링(14) 및 브러시(15)를 가진다. 상기 회전구는 도시를 생략한 피회전 검출체와 기계적으로 결합된다. (20)은 회전구의 권선(13)에 유기한 유기전압을 방형파로 정형하는 파형정형회로, (30)은 일정 주파수의 방형파의 신호를 발생하는 기준 신호발생회로, (40)은 파형정형회로(20)와 기준 신호발생회로(30)의 2개의 방형파 신호를 입력하고, 그 위상차에 따른 전압신호를 출력하고 저역여파 작용을 아울러 가지는 제어증폭기, (60)은 제어증폭기(50)의 출력전압에 따른 주파수의 펄스신호를 발생하는 전압-주파수 변환기(이하, V/F변환기라 칭한다), (70)은 V/F변환기(60)의 출력펄스를 계수하는 분주기, (80)은 분주기(70)의 계수치를 디지탈 입력신호로서 그에 따른 정현파와 여현파의 2상의 정현파 신호를 발생하고, 동기식 전동기(10)의 고정구측에 있는 권선(11),(12)을 여자하는 여자회로, (90)은 기준신호 발생회로(30)로부터의 기준신호를 타이밍 입력신호로서 그 수직 하강 시각에 있어서의 분주기(70)의 계수치를 기억하는 래치회로, (100)은 래치회로(90)의 기억신호를 취입하여 위치제어나 속도제어를 위한 연산, 제어 등을 실시하는 마이크로 컴퓨터이다.

상기 구성에서 제어증폭기(50)의 출력전압에 따른 주파수의 펄스를 V/F변환기(60)에서 출력하고, 이 펄스를 분주기(70)로 계수하여 후기하는 여자신호의 전기각(이하 단순히 위상으로 칭한다) θ₀의 디지탈 신호로 한다. 따라서, 이 θ₀의 값은 제어증폭기(50)의 출력전압에 따른 속도로 시시각각 변화하는 디지탈 신호가 된다. 이 디지탈 신호 θ₀를 입력으로 해서, 여자회로(80)가 sinθ₀와 cosθ₀의 위상관계를 가지는 교류전압을 출력하여 상기의 여자신호로 한다. 이 여자신호는 동기식 전동기(10)의 고정구축의 권선(11)을 sinθ₀로, 권선(12)을 cosθ₀로 여자한다.

이때 고정구측 권선과 회전구측 권선의 회전위치 관계가 제 1 도에 도시한 것과 같이, θ만큼만 차이가 나면 회전구측의 권선(13)에서 cos(θ₀-θ)의 위상관계를 가지는 교류전압이 유기된다. 이 유기전압을 파형정형회로(20)에서 방형파의 신호로 정형한 후 위상비교회로(40)에 의하여 기준 신호발생회로(30)로부터의 기준신호와 위상차를 비교한다. 위상비교회로(40)는 배타적 논리합회로(익스클루시브 OR게이트) 등이 사용되는데, 그 2개의 입력신호의 방형파의 주기가 같고, 위상차가 90

인 경우, 온과 오프의 비율이 1 : 1이고, 주기가 1/2인 방형파의 신호를 위상차 신호로서 출력한다. 또, 위상차가 90

에서 어긋나면, 온과 오프의 기간이 달라진다.

제 2 도는 상기 위상비교회로(40)의 동작을 설명하기 위한 파형도이다. (a)는 동기식 전동기(10)의 회전구측 권선(13)의 유기전압, (b)는 파형정형회로(20) 출력신호, (c)는 기준 신호발생회로(30)에서 출력되는 기준신호, (d)는 위상비교회로(40)에서 출력되는 위상차 신호를 도시한다. 기준신호의 위상을 θ^*로 하여 그 수직강하 시각에 있어서의 위상을 기준으로 하고, 파형정형회로(20)의 출력신호의 수직하강시각에 있어서의 위상과 비교해서 제 2 도(a)는 위상차가 90

일때, 제 2 도(b)는 위상차가 90

이하일 때를 도시한다.

이와 같이 얻어진 위상차 신호는 제어증폭기(50)에 의하여 저역여파 작용으로 교류성분을 제거하는 동시에 제어 증폭하여 전압신호로 출력한다. 제어증폭으로는 일반적으로 비례 적분동작을 사용한다. 이 경우, 위상차 신호의 온의 시간이 오프의 시간보다 길때는 출력이 증대하고, 반대로 온의 시간이 오프의 시간보다 짧을 때는 출력이 감소하고, 온과 오프의 시간이 같을 때는 출력의 변화가 없는 값으로 일정하게 유지되도록 동작한다. 이 제어증폭기(50)의 출력전압을 V/F변환기(60)에 입력하고, 전압의 크기에 비례한 주파수의 펄스신호로 변환한다.

이 펄스신호를 분주기(70)에 의하여 계수하고, 상기 여자신호의 위상 θ₀를 부여하는 디지탈 신호로서 여자회로(80)에 입력한다. 이하, 상기와 같이 sinθ₀, cosθ₀의 2상의 여자신호를 출력해서 동기식 전동기(10)의 고정구측 권선을 여자하고, 신호가 한번 순회하는 페루우프를 구성한다.

이와 같이 순회하는 신호에 의하여 동기식 전동기(10)의 회전구측 권선(13)의 유기전압의 위상(이하 단순히 (θ₀-θ)로 한다)은 기준신호의 위상(이하 단순히 θ^*로 한다)과 같아지도록 제어된다. 단, 유기전압의 기준은 정의 최대전압을 출력하는 시각에 있어서 θ₀-θ=0으로 한다. 예를 들면, 제 2 도(b)와 같이, (θ₀-θ)가 θ^*보다 지연위상이 되었을 때 위상차 신호의 온의 시간이 오프의 시간보다 길어져서 제어증폭기(50)의 출력전압이 증대하고, V/F변환기(60)의 출력펄스 주파수가 증가한다. 이로 인해 분주기(70)에서 출력하는 디지탈신호 θ₀가 변화하는 속도, 즉 여자신호의 주파수는 θ^*가 변화하는 속도, 즉 기준신호의 주파수보다 높아져서(θ₀-θ)는 θ^*와 같아지는 방향(진전위상)으로 제어된다. 또, 반대로(θ₀-θ)가 θ^*보다 진전위상이 되었을 때, V/F변환기(60)의 출력펄스 주파수가 감소하므로 여자신호의 주파수는 기준신호의 주파수보다 낮아져서(θ₀-θ)가 θ^*와 같아지는 방향(지연위상)으로 제어된다. 또, 제 2 도(a)와 같이(θ₀-θ)가 θ^*와 같아지면, 제어증폭기(50)의 출력전압은 일정치를 유지하고, 여자신호의 주파수는 기준 신호의 주파수와 동일하게 되어(θ₀-θ)와 θ^*가 그대로 동일한 상태를 유지한다.

도시를 생략한 피회전 검출체가 회전하여 회전구측 권선(13)이 회전하여 고정구측 권선과의 회전위치관계 θ가 변화하면, 상술한 제어동작이 실시되어 언제나(θ₀-θ)와 θ^*가 같은 상태로 제어된다.

상기와 같이 2개의 신호의 위상을 비교하여 소정의 위상관계로 제어하는 한번 순회의 회로구성을 일반적으로 위상고정 루우프(이하, PLL이라 칭한다)라 하고, 본 발명은 이 PLL내에 동기식 전동기를 포함하는 구성으로 이루어진다.

이와 같이 θ가 변화해도(θ₀-θ)와 θ^*가 언제나 동일하게 제어되기 때문에, θ₀, 즉 분주기(70)의 계수치는(θ^*＋θ)와 같은 디지탈치로 제어한게 된다. 따라서, 기준신호의 위상 θ^*와 분주기(70)의 계수치(θ^*＋θ)를 판독하고, 그 차를 구하면, 회전위치 θ를 구할 수가 있다. 제 1 도의 실시예에서는 기준신호의 수직강하 시각, 즉 θ^*가 영의 시각에 있어서의 분주기(70)의 계수치를 기억해서 차를 구하는 조작을 할 것없이 쉽게 회전위치 θ를 구한다. 이 래치회로(90)를 마이크로 컴퓨터(100)의 입력회로에 접속하고, 래치회로(90)에 기억한 회전위치 θ를 마이크로 컴퓨터(100)가 판독한다.

또, 회전속도는 일정시간의 회전위치의 변화로부터 구할 수 있고, 기준 신호는 일정 주파수를 사용하므로 이 주기를 일정시간으로 사용한다.

기준신호를 마이크로 컴퓨터(100)에 인터럽트 신호로서 입력하고, 이 입력신호의 수직강하 시각에 따라 마이크로 컴퓨터(100)가 삽입 프로그램을 실행 개시하여 회전속도를 구한다. 이때, 삽입 프로그램의 순서도를 제 3 도에 도시한다.

인터럽트가 실시되면, 마이크로 컴퓨터(100)는 래치회로(90)에 기억한 회전위치 θ를 판독하여 이것을 레지스터(A)에 기억한다. 레지스터(B)에는 전회의 인터럽트로 판독한 θ가 기억되고, 레지스터(B)의 값에서 레지스터(A)의 값을 감산하여 전회의 인터럽트에서 이번회의 인터럽트까지의 시간에 대한 θ의 변화, 즉 회전속도를 구하여 레지스터(C)에 기억한다. 그후, 레지스터(A)에 기억하는 이번회에 입력한 θ의 값을 레지스터(B)에 옮겨서, 다음회의 인터럽트를 준비하고, 리턴해서 인터럽트 프로그램을 종료한다. 그결과, 레지스터(B)에 현재의 회전위치, 레지스터(B)에 현재의 회전속도가 기억된다.

이상, 본 방명의 구성과 작용을 원리적으로 설명했으나, 다시 상세히 구체적인 설계 수치를 예시하면서 설명한다.

피회전 검출체의 최대 회전속도가 1920rpm, 회전위치의 검출 분해능이 15비트, 즉 2^-15(≒0.003%)의 실시예에 대하여 설명한다. 회전위치의 검출분해능에서 분주기(70)는 15비트의 카운터를 사용하고, 분주비 N을 32,768(=2¹⁵)로 한다.

피회전 검출체의 회전각속도

(=dθ/dt)와 여자신호의 각속도

₀(=dθ/dt) 및 기준신호의 각속도

^*(=dθ^*/dt)와의 관계는 각 위상 θ,θ₀,θ^*의 관계와 같이 언제나(

_0-

)가

^*와 동일하게 제어된다. 따라서,

₀는

^*+

가 되고, 또 각 속도

,

₀,

^*에 대한 각 주파수 f,f₀,f^*는 비례 관계에 있고, 정전과 역전을 고려하면, f₀는 (f^*-f)에서 (f^*+f)의 사이에서 변화한다. 여기에서 피회전 검출체의 최대 회전속도가 1920rpm에서 fmax=32Hz로 되고, 변화하는 여자신호의 주파수 f₀가 영 또는 부가되지 않도록 기준신호의 주파수 f^*를 128Hz로 선정한다.

제어증폭기(50)의 저역여파작용의 차단주파수는 f^*의 2배의 주파수인 256Hz의 교류성분을 제거하기 위해 100Hz 이하로 선정한다.

V/F변환기(60)는 분주기(70)의 분주비 N을 32,768로 했으므로 여자신호의 최대 주파수(128+32Hz)를 배로한 값의 약 5.3Hz의 최대 주파수를 출력가능한 것으로서 선정한다.

래치회로(90)는 분주기(70)와 동일한 15비트의 것을 선정한다.

제 4 도에는 기준신호 발생회로(30)의 상세한 블록도를 도시한다. 기준신호는 속도를 구할때의 일정시간의 인터럽트 신호로서도 사용하기 때문에 수정진동자(31)를 사용한 높은 주파수 정밀도와 안정성을 가지는 회로로 한 수정발진회로(32)에 의하여 2²²Hz(=4,194,304Hz)의 주파수로 발진시키고, 이 발진출력을 15비트의 카운터(33)에 의해 2^-15배(=1/32,768)로 분주하고, 128Hz의 기준신호를 얻는다.

제 5 도에는 여자회로(80)의 상세 블록도를 도시한다. 분주기(70)에서 여자신호로서 출력하는 15비트의 디지탈신호 θ₀(=θ^*+0)중, 상위 8비트를 ROM(81), (82)의 애드레스에 입력한다. ROM(81)에는 에드레스 입력 θ₀따라 sinθ₀를 출력하는 관수를, ROM(82)에는 cosθ₀를 출력하는 관수를 기입해 넣는다. 따라서, 각 ROM(81), (82)의 출력에서 디지탈신호 θ₀의 상위 8비트에 따라, sinθ_0,cosθ₀로 변환된 8비트의 디지탈 신호가 출력된다. 이 디지탈 신호를 디지탈-아날로그 변환기(이하, D/A변환기라 칭한다) (83), (84)에 의하여 2상의 정현파로서 아날로그 신호로 변환한다.

이 아날로그 신호를 저역여파회로(85), (86)에 입력하고, 디지탈 신호에 의하여 발생하는 계단형의 파형을 평활하게 하여 여자신호로 되게 한다. 이와 같이 저역여파회로(85), (86)의 작용에 의하여, 15비트의 디지탈신호 θ₀의 하위 7비트를 생략하는데, 상기 ROM은 256바이트의 작은 용량의 것을 사용할 수 있다.

이상 설명한 본 발명에 의한 구체적 설계치에 의하면, 회전 위치의 검출은 7.8ms의 샘플링 시간마다 1회전에 대하여 15비트의 디지탈치로서 얻어지고, 또 회전속도의 검출은 최대회전 속도가 960rpm(=16rps)인 경우, 7.8ms의 샘플링 시간마다 1/8회전(=2^-3회전)하므로, 최대회전 속도에 대하여 12비트의 디지탈치로서 얻어지는 디지탈이동 검출장치를 제공할 수 있다.

제 6 도는 회전속도를 디지탈치로 검출하는 다른 실시예이다. 제 6 도중, 제 1 도와 동일한 부호는 동일물이고, (110)이 본 실시예에서 새로 부가한 속도 검출회로이다. 이 속도검출회로(110)는 V/F변환기(60)의 출력펄스를 계수하는 15비트의 카운터(111)와, 카운터(111)를 클리어하는 단안정 멀티바이브레이터(112)와, 카운터(111)의 계수치를 기억한 래치회로(113)로 구성한다.

상기 구성에서 카운터(111)는 V/F변환기(60)의 출력펄스를 계수한다. 래치회로(113)는 기준신호 발생회로(30)로부터의 기준신호를 기억해서 타이밍 입력으로 하고, 기준신호의 수직강하시각에 있어서의 카운터(111)의 계수치를 기억한다. 카운터(111)는 그 직후에 단안정 멀티바이브레이터(112)로부터의 출력펄스에 의하여 계수치를 클리어하고, 재차 영에서 계수를 시작한다. 이 경우, 기억하는 타이밍과 클리어하는 타이밍은 단안정 멀티바이브레이터(112)의 미소지연 시간에 동작시킨다.

상기 설계수치에와 같이 기준신호의 주파수를 128Hz, 분주기(70)를 15비트로 하고, 회전속도가 960rpm(=16rps)인 경우 V/F변환기(60)의 출력펄스의 주파수는 4718592Hz(=32,768×(128+16)Hz)가 된다. 이 출력펄스를 샘플링시간 7.8ms(1/128s)동안 계산하면, 36,864의 계수치가 되나, 카운터(111)는 15비트, 즉32,768에서 오우버 플로우가 되기 때문에 나머지 4,096이 래치회로(113)에 기억된다. 또, 회전속도가 역전하여 960rpm인 경우, V/F변환기(60)의 출력펄스의 주파수는 3670016Hz(=32,768×(128-16)Hz)가 되고, 샘플링시간 7.8ms간의 계수치는 28,672로 되어 오우버플로우가 생기지 않는다.

여기에서 디지탈치를 취급할 경우, 일반적인 경우와 같이 풀스케일의 1/2까지는 정의 수로 하여 취급하고 그 이상은 부의 수로서 취급하므로 28,672는 -4,096로서 취급된다.

이와 같이 본 실시예에 의하면, 속도검출회로(110)를 가하므로서 회전속도가 디지탈치로서 검출이 가능하므로, 마이크로 컴퓨터(10)는 이 디지탈치를 단순히 판독하는 것만으로도 연산의 필요가 없게되고 소프트처리의 부담을 경감한 디지탈이동 검출장치를 제공할 수 있다.

제 7 도는 회전 위치를 디지탈치로 검출하는 다른 실시예이다. 제 7 도중, 제 1 도와 동일한 부호는 동일물을 표시한다. 본 실시예의 구성요소는 제 1 도와 완전히 동일하나 접속이 다르다. 즉, 래치회로(90)의 디지탈 입력신호를 기준신호 발생회로(30)에 구비하는 기준신호의 위상 θ^*의 디지탈치를 기억하도록 접속하고, 기억하는 타이밍입력(T)으로 분주기(70)의 최상위 비트를 접속하여 구성한다.

상기 구성으로 기준신호의 위상 θ^*의 디지탈치를 여자신호의 위상 (T)의 시각에 래치회로(70)에 기억한다. 상기와 같이(θ₀-θ)와 θ^*는 언제나 동일하게 제어하고 있으므로 θ₀=0의 시각에 있어서의 θ^*는 -θ와 동일하고, 그 부호가 부가되나, 회전위치 θ를 디지탈치로서 검출하는 디지탈 이동 검출장치를 제공할 수 있다.

제 8 도는 회전속도를 펄스신호로서 검출하는 본 발명의 다른 실시예이다. 제 8 도중, 제 1 도와 동일한 부호는 동일물을 표시한다. (120)은 회전속도에 비례한 펄스 신호를 생성하기 위한 펄스비교 회로이다. 본 실시예에서는 펄스비교회로(120)를 D형 플립플롭으로 하고 클럭단자(CK)에 기준신호 발생회로(30)에 구비한 수정발진회로(32)의 출력펄스 신호를 입력하고, 데이터단자(D)에 V/F변환기(60)의 출력펄스신호를 입력해서 구성한다.

제 9 도는 D형 플립플롭(120)의 동작을 설명하기 위한 파형도이다. D형 플립플록(120)의 클럭단자(CK)에 10Hz데이터단자(D)에 8Hz의 방형파 펄스를 입력했을 때, 출력단자(O)의 펄스파형은 2개의 입력 주파수의 차의 주파수인 2Hz의 방형파 펄스신호를 얻는다. 기준신호 발생회로(30)에 구비하는 카운터(33)를 15비트하면, 수정발진회로(32)의 출력주파수는 기준신호의 주파수 f의 32,768배가 되고, 또 분주기(70)를 15비트하면, V/F변환기(60)의 출력펄스 주파수는 여자신호의 주파수 f₀의 32,768배가 된다. 따라서, D형 플플록(120)의 출력단자(D)로부터는 (f₀-f^*)의 32,768배의 주파수의 펄스신호가 얻어진다. 상기 설명과 같이 (ω₀-ω)는 ω^*와 동일하게 제어하고 있으므로 결국 (f₀-f^*)는 f와 동일하게 제어하는 것이 되고, 회전속도에 의한 주파수 f의 32,768배에 비례한 주파수의 펄스신호가 된다.

따라서, 본 실시예에 의하면, 1회전으로 32,768개의 펄스를 출력하는 회전펄스 발생기와 등가의 펄스신호를 얻을 수 있고, 높은 분해능을 가지는 회전펄스 발생기의 기능을 가지는 다지탈 이동 검출장치를 제공할 수 있다.

이상 4개의 실시예에 대하여 설명했으나 검출분해능을 높이는데 따라, 또는 검출 응답시간을 짧게하는 데에 따라, 위상 비교기(40)의 출력펄스 주파수에 의한 제어증폭기(50)의 출력전압에 함유되는 미소 교류전압성분을 무시할 수 없게 되고, V/F변환기(60)의 출력펄스의 주파수가 변동하고, 검출되는 디지탈치에 변동이 생기는 경우가 있다

제10도는 상기, 검출하는 디지탈치의 변동을 보다 적게하기 위해서 개량한 본 발명의 다른 실시예이다. 제10도중, 제 1 도와 동일부호는 동일물을 표시한다. (130)은 고정자 측에 2상의 권선(131), (132)을 가지고, 회전구축에도 2상의 권선(133), (134)을 가지는 동기 전동기이고, 회전구측의 2상의 권선(133), (134)에 발생하는 전압을 외부로 취출하기 위한 2조의 슬립팅(135)과 2조의 브러시(136)가 있다. (140)은 일정주파수의 2상 정현파(sinθ^*, cosθ^*)를 디지탈 신호로 출력하는 기준신호 발생회로, (150)은 아날로그신호의 2상 정현파와 디지탈 신호의 2상 정현파를 입력으로 하고, 위상차 신호를 출력하는 위상비교회로(160)는 제어증폭기로 구성한다.

기준신호 발생회로(140)의 상세블록도를 제11도에 표시한다. 이 기준신호 발생회로(140)는 상기 여자회로(80)와 유사한 회로이고, 수정진동자(141)를 구비한 수정발진회로(142)의 출력펄스 신호를 카운터(143)로 계수하고, 그 계수량, 즉, 기준신호의 위상 θ^*를 cos관수, cos관수를 기입한 ROM(144), (145)의 애드레스에 입력하도록 구성한다

위상비교회로(150)의 블록도를 제12도에 도시한다. 동도면중(151)(152)는 sin(θ₀-θ), cos(θ₀-θ)의 아날로그 신호와, sinθ^*, cosθ^*의 디지탈 신호를 입력으로 하고, 각각 승산해서 sinθ^*, cos(θ₀-θ)cosθ^*, sin(θ₀-θ)의 아날로그 신호를 출력하는 승산형 D/A변환기(예를 들면, 아날로그 디바이스사의 AD7523형 등)이다.

(153)은 승산형 D/A변환기(151), (152)의 출력신호의 차를 연산해서 sin{θ^*-(θ₀-θ)}의 위상차신호를 출력하는 감산기를 구성한다.

제10도의 실시예가 제 1 도의 실시예와 상이한 주된 부분은 동기식 전동기(130)의 회전구측을 2상 권선으로 한 것으로, 위상비교회로(150)가 파형정형회로(20)를 사용하지 않고, 정현파의 신호로 실시하는 부분이다.

상기의 구성에서 동기식 전동기(130)의 고정구측의 권선(131)을 sinθ₀, 동권선(132)을 cosθ₀로 여자하고, 고정구측 권선과 회전구축 권선의 회전위치 관계가 제10도의 도시와 같이, θ만큼 차이가 나면, 회전구측의 권선(133)에서 sin(θ₀-θ), 동권선(134)에서 cos(θ₀-θ)의 전압신호가 출력된다.

한편, 기준신호 발생회로(140)로부터는 sinθ^*cosθ^*의 디지탈 신호를 출력하고, 위상비교회로(150)는 이것등의 신호를 입력으로 하여 다음과 같은 (1)식의 연산을 실시하고, sin{θ^*-(θ₀-θ)}에 따른 위상차 신호를 출력한다. 즉,

sinθ^*·cos(θ₀-θ)-cosθ·sin(θ₀-θ)=sin{θ^*-(θ₀-θ)} (1)

이 위상차 신호를 제어증폭기(160)로 제어증폭하고, V/F변환기(60), 분주기(70), 여자회로(80)를 차례로 거쳐서 신호가 한번 순회하는 PLL을 구성한다. 또, 회전위치 및 회전속도를 디지탈 치로 검출하는 회로 및 그 동작은 제 1 도의 실시예에서 설명한 것과 동일하다.

상기와 같이, 본 실시예에서는 위상비교회로(150)가 정현파 신호의 연산에 의하여 동작하므로, 위상차 신호의 출력에는 기준신호가 디지탈 신호인 것에 기인하여 발생하는 약간의 교류 전압 성분만 포함된다. 또, 그 변동주파수는 대단히 높은 주파수가 되므로 제어증폭기(160)의 간략화된 저역여파 작용에 의하여 완전제거가 가능해지고, V/F변환기(60)의 출력펄스의 주파수는 안정되고, 검출 응답 시간이 짧고, 검출 정밀도가 높은 디지탈 이동 검출장치를 제공할 수 있다.

또, 제10도의 실시예와 제 6 도의 실시예를 조합한 디지탈 회전속도 검출장치, 제10도의 실시예와 제 7 도의 실시예를 조합한 디지탈 회전위치 검출장치, 제10도의 실시예와 제 8 도의 실시예를 조합한 디지탈 펄스 발생장치 등을 쉽게 구성하고 동일한 효과를 얻을 수 있다.

이상과 같이 설명한 실시예에서는 모두 동기식 전동기의 고정구축을 일차 권선으로서 여자신호를 인가하고, 회전자 측을 2차 권선으로 하여 신호를 취출하도록 구성했으나, 반대로 회전구축 권선을 일차권선, 고정구축을 2차 권선으로서 구성해도 동일한 효과를 얻을 수 있다. 또, 동기식 전동기의 회전구축 권선에서 신호를 취출하는 슬립링과 브러시 대신에 회전변압기를 사용하여 브러시를 없앤 동기식 전동기를 사용한 디지탈 이동검출 장치로도 할 수 있다.

이상의 설명과 같이, 본 발명에 의하면 동기식 전동기를 사용해서 피검출체의 위치나 속도를 높은 분해능으로 디지탈량으로서 검출하는 디지탈 이동 검출장치를 싼 가격으로 제공할 수 있다.

또, 검출부에서 직접 전달하는 신호는 동기식 전동기의 신호를 실시하기 때문에 낮은 주파수를 사용할 수 있게 되고 검출신호의 전달이나 취급을 쉽게할 수 있다.

상술한 실시예에서는 동기식 전동기가 모두 극대수=1인 경우를 예시하였으나, 이것을 극대수=m(m>1)인 다극대수의 동기식 전동기로 하므로써 기계적인 회전위치 θ에 대해 전기적인 회전위치를 m배하여 m.θ로 할 수 있고, 검출분해능도 1/m배가 되어 더욱 검출 정밀도가 향상된 디지탈 이동 검출장치를 제공할 수 있다.

또, 동기식 전동기는 회전형 동기식 전동기에서 설명했으나 이것을 직선형 동기식 전동기로 해서 직선이동에 있어서의 위치나 속도를 직접 디지탈로 검출하는 디지탈 이동 검출장치도 제공할 수 있다.

Claims

(정정) 일차권선(11), (12)과 2차 권선(13)을 가지며 상기 일차 권선(11), (12) 및 상기 2차 권선(13)중 어느 한쪽의 권선을 피검출체에 결합한 동기식 전동기(10)와, 상기 일차 권선에 여자신호를 인가하는 여자회로(80)와, 일정한 주파수의 클럭신호를 출력하는 발진회로(32)와 상기 클럭신호를 계수하여 분주한 기준신호를 출력하는 제 1 의 분주기(33)로 구성되는 기준신호 발생회로(30)와, 상기 기준신호와 상기 2차 권선에 유기하는 유기신호의 위상을 비교하여 위상차에 대응하는 위상차 신호를 출력하는 위상비교회로(40)와, 상기 위상차 신호에 대응한 전압신호를 출력하는 제어증폭기(50)와, 상기 전압 신호에 따른 주파수의 펄스신호를 출력하는 전압－주파수의 변환기(60)와, 상기 펄스신호를 계수하고 디지탈신호를 출력하는 제 2 의 분주기(70)와, 상기 디지탈 신호를 상기 여자회로에 입력하여 상기 여자신호의 주파수를 상기 위상차 신호가 영이 되도록 제어하고, 상기 기준신호 발생회로의 출력신호와 상기 제 2 의 분주기의 출력신호로부터 상기 피검출체의 위치를 디지탈치로 검출하는 위치검출수단(90)을 구비한 것을 특징으로 하는 디지탈이동 검출장치.
(정정) 제 1 항에 있어서, 상기 위치검출수단을, 상기 기준신호의 소정의 일정위상의 시각에 상기 제 2 의 분주기(70)로부터 출력하는 상기 디지탈 신호의 값을 기억하여 이 기억한 디지탈치를 위치신호로서 출력하는 래치회로(90)로 한 것을 특징으로 하는 디지탈 이동 검출장치.
(정정) 제 1 항에 있어서, 상기 위치검출 수단을, 상기 제 2 의 분주기(70)가 출력하는 상기 디지탈 신호로 정해지는 상기 여자신호의 소정의 일정위상의 시각에 상기 제 1 의 분주기(33)가 계수한 값을 기억하여 이 기억한 디지탈치를 위치신호로서 출력하는 래치회로(90)로 한 것을 특징으로 하는 디지탈 이동 검출장치.
(정정) 일차권선(11), (12)과 2차 권선(13)을 가지며 상기 일차 권선 및 상기 2차 권선중 어느 한쪽의 권선을 피검출체에 결합한 동기식 전동기(10)와, 상기 일차권선에 여자신호를 인가하는 여자회로(80)와, 일정 주파수의 클럭신호를 출력하는 발진회로(32)와 상기 클럭신호를 계수하여 분주한 기준신호를 출력하는 제 1 의 분주기(33)로 구성되는 기준신호 발생회로(30)와, 상기 기준신호와 상기 2차권선에 유기하는 유기신호의 위상을 비교하여 위상차에 대응한 위상차 신호를 출력하는 위상비교회로(40)와, 상기 위상차 신호에 대응한 전압신호를 출력하는 제어증폭기(50)와, 상기 전압신호에 대응한 주파수의 펄스신호를 출력하는 전압－주파수의 변환기(60)와, 상기 펄스신호를 계수하고 디지탈신호를 출력하는 제 2 의 분주기(70)와, 상기 디지탈 신호를 상기 여자회로에 입력하여 상기 여자신호의 주파수를 상기 위상차 신호가 영이되도록 제어하고, 상기 기준신호와 상기 펄스 신호에서 상기 피검출체의 속도를 디지탈치로 검출하는 속도검출수단(110)을 구비한 것을 특징으로 하는 디지탈 이동 검출장치.
(정정) 제 4 항에 있어서, 상기 속도검출수단(110)을, 상기 펄스신호를 계수하는 계수회로(111)와 상기 기준신호의 소정의 일정위상의 시각에 상기 계수회로의 계수치를 기억하여 이 기억한 디지탈치를 속도 검출신호로서 출력하는 래치회로(113)와, 상기 래치회로에 기억한 직후에 상기 계수회로의 계수치를 영으로 하는 리세트회로(112)로 구성하는 것을 특징으로 하는 디지탈 이동 검출장치.
(정정) 1차권선(11), (12)과 2차권선(13)을 가지며 상기 1차권선 및 상기 2차권선의 어느 한쪽의 권선을 피검출체에 결합한 동기식 전동기(10)와, 상기 일차권선에 여자신호를 인가하는 여자회로(80)와, 일정한 주파수의 클럭신호를 출력하는 발진회로(32)와 상기 클럭신호를 계수하여 분주한 기준신호를 출력하는 제 1 의 분주기(33)로 구성되는 기준신호 발생회로(30)와, 상기 기준신호와 상기 2차권선에 유기하는 유기신호의 위상을 비교하여 위상차에 대응한 위상차 신호를 출력하는 위상비교회로(40)와, 상기 위상차 신호에 대응한 전압신호를 출력하는 제어증폭기(50)와, 상기 전압신호에 대응한 주파수의 제 1 의 펄스신호를 출력하는 전압－주파수 변환기(60)와, 상기 제 1 의 펄스신호를 계수해서 디지탈 신호를 출력하는 제 2 의 분주기(70)와, 상기 디지탈 신호를 상기 여자회로에 입력해서 상기 여자신호의 주파수의 상기 위상치 신호가 영이 되도록 제어하고, 상기 클럭신호와 상기 제 1 의 펄스신호로 입력하여 그 차의 주파수인 제 2 의 펄스 신호를 출력하는 펄스비교회로(120)를 구비한 것을 특징으로 하는 디지탈 이동 검출장치.
(정정) 제 6 항에 있어서, 상기 펄스 비교회로를, 상기 제 1 의 펄스신호를 데이터 입력으로 하고, 상기 클럭신호를 클럭입력으로 해서, 상기 제 2 의 펄스신호를 출력하는 D형 플립플롭회로(120)로 한 것을 특징으로 하는 디지탈 이동 검출장치.