KR910003757A - 이중 에피택시를 이용한 트랜지스터의 제조방법

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내용 없음.

이중 에피택시를 이용한 트랜지스터의 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

첨부도면은 본 발명의 이중 에피택시를 이용한 트랜지스터의 제조 공정도를 나타낸 것이다.

기판(1)위에 N⁺형의 매몰층(2)을 형성한 후 N형의 제1애피택설층(3)을 형성하는 공정과, NPN 트래지스털의 콜렉터영역이 되는 N⁺형의 매몰층 (4)을 형성한 후, 하부 차단 영역인 P⁺형 매몰층(5)과 수직 PNP 트랜지스터의 콜렉터 영역이 되는 P⁺형 매몰층(6)을 동시에 형서하는 공정과, N형의 제2에피택설층(7)을 상부 차단영역인 P형 영역(8)과 수직 PNP 트랜지스터의 콜렉터영역이 되는 P형 영역(9)을 동시에 형성하며, 수직 PNP 트랜지스터의 베이스 영여기 되는 N형 영역(10)과 NPN 트랜지스터의 콜렉터영역이 되는 N형의 싱크(11)를 동시에 형성하는 공정한 NPN 트랜지스터의 베이스영역이 되는 P형 영역(12)과, 수직 PNP 트랜지스터의 에미터여여기 되는 P형 영역(13)을 형성하고, 수직 NPN 트랜지스터의 에미터와 콜렉터영역이 되는 N⁺형 영역(14),(15) 및 PNP 트랜지스터의 베이스 영역이 되는 N⁺형 영역(16)를 동시에 형성하는 공정과, 산화막(17)을 도포한 후, 접촉장(18)을 형성하여 전극(19)을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 이중 에피택시를 이용한 트랜지스터 제조방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.