KR910003755A - 박막 트랜지스터를 이용한 메모리소자 및 메모리 회로 - Google Patents

박막 트랜지스터를 이용한 메모리소자 및 메모리 회로 Download PDF

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Abstract

내용 없음.

Description

박막 트랜지스터를 이용한 메모리소자 및 메모리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 실시예의 메모리소장의 단면도.
제5도는 제1실시예의 메모리소자에 판독용 게이트 전극을 설치한 메모리소자의 단면도.

Claims (25)

  1. 메모리소자에 있어서; 기판과, 이 기판상에 형성되는 1개의 게이트전극과, 이 게이트전극상에 형성되는 게이트 절연막과, 이 게이트 절연막상에 형성되는 반도체층과, 이 반도체층상에 형성되는 1개의 소스전극과 1개의 드레인전극과를 구비하고 있고, 상기 게이트 절연막의 상기 반도체의 활성영역에 대응하는 영역을 기억영역과 비기억영역으로 나누고, 상기 기억영역과 상기 게이트 전극과 상기 반도체층과 상기 소스전극과 상기 드레인전극으로 메모리 트랜지스터를 구성하고, 상기 비기억영역과 상기 게이트 전극과 상기 반도체층과 상기 소스전극과 상기 드레인전극으로 선택 트랜지스터를 구성하는 것을 특징으로 하는 박막 트랜지스터 메모리소자.
  2. 제1항에 있어서, 상기 게이트 절연막은 SiN로 되었고, 상기 기억영역은 1층이며, 상기 비기억영역은 2층으로 구성된 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  3. 제2항에 있어서, 상기 SiN의 Si/N는 약 0.75인 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  4. 제1항에 있어서, 상기 게이트 절연막은 SiN로 되었고, 상기 기억영역은 2층이며, 비기억영역은 1층인 것을 특징으로하는 박막 트랜지스터를 이용한 메모리소자.
  5. 제4항에 있어서, 상기 비기억영역이 SiN의 Si/N는 약 0.75 이고 상기 2층의 기억영역의 SiN의 Si/N는 약0.75와 0.85-1.15인 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소 자.
  6. 메모리회로에 있어서; 기판과, 이 기판상에 형성되는 1개의 게이트전극과, 이 게이트 전극상에 형성되는 게이트 절연막과, 이 게이트 절연막상에 형성되는 반도체층과, 이 반도체층상에 형성되는 1개의 소스전극과 1개의 드레인전극을 구비하고, 상기 게이트 절연막의 상기반도체의 활성영역에 대응하는 영역을 기억영역과 비기억영역으로 나누고, 상기 기억영역과 상기 게이트 전극과 상기 반도체층과 상기 소스전극과 상기 드레인전극으로 메모리 트랜지스터를 구성하고, 상기 비기억영역과 상기 게이트 전극과 상기 반조체층과 상기 소스전극과 상기 드레인전극등으로 선택 트랜지스터를 구성함과 함께, 상기 기판상에 소전방향에 형성되는 복수의 제어신호라인과, 이들 제어신호라인에 수직방향으로 형성되는 복수의 데이터신호 입력라인 및 데이터신호를 출력라인과, 상기 제어신호라인과 데이터 신호 입력라인과 데이터 신호 출력라인으로 둘러싸여진 개소마다에 상기 메모리 트랜지스터와 선택 트랜지스터를 형성하고, 이 메모리 트랜지스터의 게이트전극과 선택 트랜지스터의 게이트전극과를 공통의 제어신호라인에 접속하고, 상기 드레인전극을 상기 데이터신호 입력라인에 접속하고, 상기 소스전극을 상기 데이터신호 출력라인에 접속하여서 된 것을 특징으로 하는 메모리소자를 이용한 메모리 회로.
  7. 메모리소자에 있어서 ; 기판과, 이 기판상에 형성되는 1개의 제1 게이트전극과, 이 제1 게이트전극상 형성되는 제1게이트 절연막과, 이 제1게이트 절연막상에 형성되는 반도체층과,이 반도체층상에 형성되는 1개의 소스 전극과 1개의 드레인 전극과, 상기 반도체층과 소스전극과 드레인전극을 덮는 제2게이트 절연막과, 이 제2 게이트 절연막상에 형성되는 제2 게이트 전극과를 구비하고 있고, 상기 게이트 절연막의 상기 반도체의 활성영역에 대응하는 영역을 기억영역과 비기억영역으로 나누고, 상기 기억영역과 상기 제1게이트 전극과 상기 반도체층과 상기 소스전극과 상기 드레인 전극과 상기 제2 게이트 전극으로 메모리 트랜지스터를 구성하고, 상기 비기억영역과 상시 제1 게이트 전극과 상기 반도체층과 상기 소스전극과 상기 드레인전극과 상기 제2 게이트 전극으로 선택 트랜지스터를 구성하여서된 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  8. 제7항에 있어서, 상기 제1게이트 절연막은 SiN으로 되었고, 상기 기억영역은 1층이며, 상기 비기억영역은 2층으로 구성된 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  9. 제8항에 있어서, 상기 SiN의 Si/N는 약 0.75인 것을 특징으로 하는 박막트랜지스터를 이용한 메모리소자.
  10. 제7항에 있어서, 상기 제 1게이트 절연막은 SiN으로 되었고, 상기 기억영역은 2층이며 비기억영역은 1층으로 구성된 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  11. 제10항에 있어서, 상기 비기억영역의 SiN의 Si/N는 약 0.75이고 상기 2층의 기억영역의 SiN의 Si/N는 약 0.75 와 0.85-1.15 인 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리 소자.
  12. 제7항에 있어서, 상기 제2 게이트전극은 판독용 전극인 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  13. 메모리회로에 있어서, 기판과, 이 기판상에 형성되는 1개의 제1게이트 전극과, 이 제1게이트 전극상에 형성되는 제1게이트 절연막과, 이 제1 게이트 절연막상에 형성되는 반도체층 과, 이 반도체층상에 형성되는 1개의 소스전극과 1개의 드레인 전극과, 상기 반도체층과 소스전극과 드레인전극을 덮 는 제2게이트 절연막과, 이 제2게이트 절연막상에 형성되는 제2게이트 전극을 구비하고 있고, 상기 제1 게이트 절연막의 상기 반도체의 활성여역에 대응한 영역을 기억영역과 비기억영역과로 나누고, 상기 기억영역과 상기 제1 게이트 전극과 상기 반도체층과 상기 소스전극과, 상기 드레인 전극과상기 제2 게이트 전극으로 메모리 트랜지스터를 구성하고, 상기 비기억영역과 상기 제1 게이트 전극과 상기 반도체층과, 상기 소스전극과 상기 드레인전극과 상기 제2 게이트 전극으로 선택 트랜지스터를 구성함과 함께, 상기 기판상에 소정방향으로 형성되는 복수의 제1 제어신호라인 및 제2 제어신호라인과, 이들 제어신호라에 수직방향에 형성되는 복수의 데이터 신호 입력라인과 데이터 신호 출력라인과, 상기 제어신호라인과 데이터 신호 입력라인과 데이터 신호출력라인으로 둘러싸인 개소마다에 상기 메모리 트랜지스터와 선택 트랜지스터를 형성하고, 이 메모리 트랜지스터와 선택 트랜지스터의 제1 게이트 전극율 공통의 제어신호라인에 접속하고, 상기 드레인전극을 상기 데이터신호 입력라인에 접속하고, 상기 소스전극을 상기 데이터 신호 출력라인에 접속하고, 상기 제2 게이트 전극을 공통의 상기 제2 제어신호라인과 접속하여서된 것을 특징으로 하는 메모리소자를 이용한 메모리회로.
  14. 메모리소자에 있어서; 기판과, 이 기판상에 형성되는 1개의 게이트 전극과, 이 게이트전극상에 형성되는 게이트 절연막과, 이 게이트 절연막상에 형성되는 반도체층과, 이 반도체층상에 형성된는 1개의 소스전극과 1개의 드레인전극을 구비하고 있고, 상기 게이트 절연막의상기 반도체의 활성영역에 대응한 영역을 기억영역과 비기억영역으로 나누고, 상기 활성영역의 중심부를 상기 기억영역으로 하고, 이 기억영역의 양측을 상기 비기억영역으로 하고,상기 기억영역과 상기 게이트 전극과 상기 반도체층과 상기 소스전극과 상기 드레인전극으로 메모리 트랜지스터를 구성하고, 상기 비기억영역과 상기 게이트전극과 상기 반도체층과,상기 소스전극과 상기 드레인전극으로 선택 트랜지스터를 구성하는 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  15. 제14항에 있어서, 상기 선택 트랜지스터는 상기 메모리 트랜지스터의 양측에 직렬로 설치하는 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  16. 제14항 있어서, 상기 게이트 절연막은 SiN으로 되었고, 상기 기억영역은 1층이며 상기 비기억영역은 2층으로 구성된 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  17. 제16항에 있어서, 산기 SiN의 Si/N는 약 0.75인 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  18. 제14항에 있어서, 상기 게이트 절연막은 SiN으로 되었고, 상기 기억영역은 2층이며, 상기 비기억영역은 1층으로 구성된 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  19. 메모리회로에 있어서; 기판과, 이 기판상에 형성되는 1개의 게이트전극과, 이 게이트전극상에 형성되는 게이트 절연막과, 이 게이트 절연막상에 형성되는 반도체층과, 이 반도체층상에 형성되는 1개의 소스전극과 1개의 드레인 전극을 구비하고 있고, 상기 게이트 절연막의상기 반도체 활성영역에 대응한 영역을 기억영역과 비기억영역으로 나누고, 상기 활성영역의 중심부를 상기 기억영역으로 하고, 이 기억영역의 양측을 상기 비기억영역으로 하고, 상기 기억영역과 상기 게이트 전극과 사어기 반도체층과 상기 소스전극과 상기 드레인전극으로 메모리 트랜지스터를 구성하고, 상기 비기억영역과 상기 게이트전극과 상기 반도체층과상기 소스전극과 상기 드레인 전극으로 선택 트랜지스터를 구성함과 함께, 상기 기판상에 소전방향에 형성되는 복수의 제어신호라인과, 이들 제어신호라인에 수직방향에 형성되는 복수의 데이터 신호 입력라인 및 데이터 신호 출력라인과, 상기 제어신호라인과 데이터신호 입력라인과 데이터신호 출력라인으로 둘러싸인 개소마다에 상기 메모리 트랜지스터와 선택트랜지스터를 형성하고, 이 메모리 트랜지스터의 게이트 전극과 선택 트랜지스터의 게이트전극을 공통의 제어신호라인에 접속하고, 상기 드레인전극을 상기 데이터신호 입력라인에 접속하고, 상기 소스전극을 상기 데이터신호 출력라인에 접속하는 것을 특징으로하는 메모리소자를 이용한 메모리회로.
  20. 메모리소자에 있어서; 기판과, 이 기판상에 형성되는 1개의 제1 게이트전극과, 이 제1 게이트전극상에 형성되는 제1 게이트 절연먁과 이 제1 게이트 절연막상에 형성되는 반도체층과, 이 반도체층상에 형성되는 1개의 소스전극과 1개의 드레인 전극과, 상기 반도체층과 소스전극과 드레인전극을 덮는 제2 게이트 절연막과, 이 제2게이트 절연막상에 형성되는 제2 게이트전극과를 구비하고, 상기 게이트 절연막의 상기 반도체의 활성영역에 대응하는 영역을 기억영역과 비기억영역으로 나누고, 상기 활성영역의 중심부를 상기 기억영역으로 하고, 이 기억 영역의 양측을 상기 비기억영역으로 하고, 상기 기억영역과, 상기 제1 게이트전극과 상기 반도체층과, 상기 소스전극과 상기 드레인전극과 상기 제2 게이트전극으로 메모리 트랜지스터를 구성하고, 상기 비기억영역과 상기 제1게이트전극과 상기 반도체층과 상기 소스전극과 상기 드레인전극과 상기 제2 게이트전극로 선택 트랜지스터를 구성하는 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  21. 제20항에 있어서, 상기 선택 트랜지스터를 상기 메모리 트랜지스터의 양측에 적렬로 설치된것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  22. 제20항에 있어서, 상기 게이트 절연막은 SiN으로 되었고, 상기 기억영역은 1층이며, 상기 비기억영역은 2층으로 된 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  23. 제22항에 있어서, 상기 SiN의 Si/N는 약 0.75인 것을 특징으로 하는 박막 트랜진스터를 이용한 메모리소자.
  24. 제20하에 있어서, 상기 게이트 절연막은 SiN으로 되었고, 상기 기억영역은 2층이며, 상기 비기억영역은 1층으로 된 것을 특징으로 하는 박막 트랜지스터를 이용한 메모리소자.
  25. 메모리회로에 있어서; 기판과, 이 기판상에 형성되는 1개의 제1 게이트 전극과, 이 제1 게이트 전극상에 형성되는 제1 게이트 절연막과, 이 제1 게이트 절연막상에 형성되는 반도체층과, 이 반도체층상에 형성되는 1개의 소스전극과 1개의 드레인 전극과, 상기 반도체층과소스전극과 드레인전극과를 덮는 제2 게이트 절연막과, 이 제2 게이트 절연막상에 형성되는 제2 게이트 전극과를 구비하고, 상기 게이트 절연막의 상기 반도체의 활성영역에 대응하는 영역을 기억영역과 비기억영역으로 분할하고, 상기 활성영역의 중심부를 상기 기억영역으로하고, 이 기억영역의 양측을 상기 비기억영역으로하고, 상기 기억영역과 상기 제1 게이트 전극과 상기 반도체층과 상기소스전극과 상기 드레인전극과 상기 제2 게이트 전극등으로 메모리 트랜지스터를 구성하고, 상기 비기억영역과상기 제1 게이트 전극과 상기반도체층과 상기 소스전극과 상기 드레인전극과 상기 제2 게이트전극 등으로 선택 트랜지스터를 구성함과 함께, 상기 기판상에 소정방향을 형성되는 복수의 제1 제어신호라인 및 제2제어신호라인과, 이들 제어신호라인에 수직방향으로 형성되고 복수의 데이터 신호입력라인및 데이터 신호 출력라인과, 상기제1제어신호라인 및 제2제어신호라인과 데이터 신호 입력라인과 데이터신호 출력라인으로 둘러싸인 개소마다에 상기 메모리 트랜지스터와 선택 트랜지스터를 형성하고, 이 메모리 트랜지스터와 선택 트랜지스터의 제1 게이트 전극과를 공통의 상기 제1 제어신호라인에 접속하고, 상기 드레인전극을 상기 데이터신호 입력라인에 접속하고, 상기 소스전극을 상기 데이터 신호출력라인에 접속하고, 상기 제2의 게이트 전극을상기 제2 제어신호라인에 접속하는 것을 특징으로 하는 메모리소자를 이용한 메모리회로.
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