KR900019135A - 그루브를 가지는 전력트랜지스터 및 그 제조방법 - Google Patents

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Abstract

내용 없음

Description

그루브를 가지는 전력트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 게이트 벽면층의 확산을 사용한 종래의 전력 MOSFET의 단면 구조도, 제5(a)도 내지 제5(d)도는 제3도 또는 제4도의 제조 공정도.

Claims (3)

  1. 고농도의 제1도전형의 반도체 웨이퍼 상에 형성된 제1도전형의 에피층과, 상기 에피층의 표면에 형성된 적어도 하나의 제2도전형의 웰영역과, 상기 웰영역내에 형성된 2개의 제1도전형의 소오스영역과, 상기 소오스영역과 상기 에피층 사이에 있는 상기 웰영역의 표면에 게이트 산화막과, 상기 게이트산화막상에 형성된 게이트전극을 가지는 전력 MOSFET에 있어서, 상기 웰영역의 중앙부에 형성된 그루브와, 상기 그루브의 양측벽에 형성된 상기 소오스영역과, 적어도 상기 그루브의 하부에 있는 상기 웰 영역에 형성된 제2도전형의 저저항영역과, 상기 그루브의 측벽과 인접한 상기 게이트전극의 측벽에 형성된 측벽산화막과, 상기 게이트 전극 상부에 형성된 절연층과, 상기 소오스영역과 연결된 상기 절연층상에 형성된 소오스 전극으로 구성함을 특징으로 하는 전력 MOSFET.
  2. 고농도의 제2도전형의 반도체 웨이퍼상에 형성된 제1도전형의 에피층과, 상기 에피층의 표면에 형성된 적어도 하나의 제2도전형의 웰영역과, 상기 웰영역내에 형성된 2개의 제1도전형의 소오스영역과, 상기 소오스영역과 상기 에피층 사이에 있는 상기 웰영역의 표면에 게이트 산화막과, 상기 게이트산화막상에 형성된 게이트전극을 가지는 IGBT에 있어서, 상기 웰영역의 중앙부에 형성된 그루브와, 상기 그루브의 양측벽에 형성된 상기 소오스영역과 적어도 상기 그루브의 하부에 있는 상기 웰 영역에 형성된 제2도전형의 저저항영역과, 상기 그루브의 측벽과 인접한 상기 게이트전극의 측벽에 형성된 측벽산화막과, 상기 게이트 전극 상부에 형성된 절연층과, 상기 소오스영역과 연결된 상기 절연층상에 형성된 소오스 전극으로 구성함을 특징으로 하는 IGBT.
  3. 고농도의 반도체 웨이퍼 상에 웨이퍼의 농도보다 낮은 제1도전형의 에피층을 형성하고 상기 에피층에 형성된 제2도전형의 웰영역에 소오스영역과 채널영역을 가지는 전력 트랜지스터 제조방법에 있어서, 상기 에피층 형성후 상기 에피층 표면에 게이트산화막과 도우프된 다결정 실리콘과 절연층을 순차로 형성하는 공정과, 적어도 상기 절연층과 상기 다결정 실리콘층 및 절연층과 상기 다결정 실리콘층 게이트 산화막의 일부분에 개구를 형성하고 제2도전형의 웰영역을 형성하는 공정과, 상기 개구를 통하여 아기 웰영역내에 고농도의 제1도전형의 영역을 형성하고 열산화공정을 통해 상기 개구로 노출된 상기 다결정 실리콘층의 측벽에 측벽산화막을 형성하는 공정과, 상기 개구를 통하여 상기 웰영역이 노출되도록 상기 제1도전형의 영역에 그루브를 형성함으로써 이 그루브 양측벽에 소오스 영역을 노출하는 공정과, 상기 그루브의 하부의 웰영역에 고농도의 제2도전형의 저저항영역을 형성하는 공정과, 상기 그루부의 측벽에 노출된 상기 소오스영역과 연결하기 위한 소오스 전극층을 형성하는 공정으로 구성함을 특징으로 하는 전력 트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399690B1 (ko) * 1995-08-31 2004-06-04 텍사스 인스트루먼츠 인코포레이티드 고전류전계효과트랜지스터및그형성방법

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